參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 51/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 1. Overview
1-5
MPC7400 Microprocessor Features
1.2 MPC7400 Microprocessor Features
This section lists features of the MPC7400. The interrelationships of these features are
shown in Figure 1-1.
1.2.1 Overview of the MPC7400 Microprocessor Features
Major features of the MPC7400 are as follows:
￥
High-performance, superscalar microprocessor
As many as four instructions can be fetched from the instruction cache per clock
cycle
As many as two instructions can be dispatched per clock
As many as eight instructions can execute per clock (including two integer
instructions and four AltiVec instructions)
Single-clock-cycle execution for most instructions
One instruction per clock throughput for most instructions
Eight independent execution units and three register Tles
Branch processing unit (BPU) features static and dynamic branch prediction
D 64-entry (16-set, four-way set-associative) branch target instruction cache
(BTIC), a cache of branch instructions that have been encountered in
branch/loop code sequences. If a target instruction is in the BTIC, it is fetched
into the instruction queue a cycle sooner than it can be made available from
the instruction cache. Typically, if a fetch access hits the BTIC, it provides the
Trst two instructions in the target stream.
D 512-entry branch history table (BHT) with two bits per entry for four levels of
predictionnot-taken, strongly not-taken, taken, strongly taken
D Branch instructions that do not update the count register (CTR) or link register
(LR) are removed from the instruction stream.
Two integer units (IUs) that share 32 GPRs for integer operands
D IU1 can execute any integer instruction.
D IU2 can execute all integer instructions except multiply and divide
instructions (shift, rotate, arithmetic, and logical instructions). Most
instructions that execute in the IU2 take one cycle to execute. The IU2 has a
single-entry reservation station.
Three-stage FPU and a 32-entry FPR Tle
D Fully IEEE 754-1985-compliant FPU for both single- and double-precision
operations
D Supports non-IEEE mode for time-critical operations
D Hardware support for denormalized numbers
￥
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