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參數(shù)資料
| 型號(hào)： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 103/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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Chapter 2. Programming Model
2-11
The MPC7400 Processor Register Set
The IABR bits are described in Table 2-3.
Table 2-3. Instruction Address Breakpoint Register Field Descriptions
2.1.2.2 Hardware Implementation-Dependent Register 0
The hardware implementation-dependent register 0 (HID0) controls the state of several
functions within the MPC7400. The HID0 register is shown in Figure 2-3.
Figure 2-3. Hardware Implementation-Dependent Register 0 (HID0)
The HID0 bits are described in Table 2-4.
Bits
Name
Description
0D29
Address
Word instruction breakpoint address to be compared with the EA[0D29] of the next
instruction.
30
BE
Breakpoint enabled. Setting this bit indicates that breakpoint checking is to be done.
31
Reserved. DeTned as TE bit on some earlier processors.
Table 2-4. HID0 Field Descriptions
Bits
Name
Function
0
EMCP
Enable MCP. The primary purpose of this bit is to mask out further machine check exceptions
caused by assertion of MCP, similar to how MSR[EE] can mask external interrupts.
0 Masks MCP. Asserting MCP stops generation of a machine check exception or a checkstop.
1 Asserting MCP causes a checkstop if MSR[ME] = 0, or a machine check exception if
MSR[ME] = 1.
1
Reserved. DeTned as the DBP bit on some earlier processors.
Parity generation is always enabled but parity checking on the address or data
buses is only enabled when the corresponding bit HID[EBA] or HID[EBD] is set.
2
EBA
Enable/disable system bus address parity checking.
0 Prevents address parity checking.
1 Allows bus address parity error to cause a checkstop if MSR[ME] = 0 or a machine check
exception if MSR[ME] = 1.
EBA and EBD allow the processor to operate with memory subsystems that do not generate
parity.
3
EBD
Enable system bus data parity checking.
0 Data parity checking is disabled.
1 Allows a data parity error to cause a checkstop if MSR[ME] = 0 or a machine check
exception if MSR[ME] = 1.
EBA and EBD allow the processor to operate with memory subsystems that do not generate
parity.
4
BCLK
CLK_OUT output enable and clock type selection. Used in conjunction with HID0[ECLK] and
the HRESET signal to conTgure CLK_OUT. See Table 2-5.
5
Reserved. DeTned as EICE on some earlier processors.
EBD
EBA
PAR
NAP
DPM
NHR ICE DCE
DCFI
EMCP
BCLK
ECLK
DOZE SLEEP
ILOCK
DLOCK
ICFI
SPD
DCFA
BTIC
0
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
Reserved
BHT
0
0
0
0
EIEC
IFTT
SGE
NOPTI
0
0
NOPDST
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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