參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 112/646頁
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代理商： MPC7400
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2-20
MPC7400 RISC Microprocessor Users Manual
The MPC7400 Processor Register Set
Table 2-9 describes MMCR2 fields.
2.1.2.6 User Monitor Mode Control Register 2 (UMMCR2)
The contents of MMCR2 are reected to UMMCR2, which can be read by user-level
software. UMMCR2 can be accessed with the
mfspr
instruction using SPR 928.
2.1.3 Breakpoint Address Mask Register (BAMR)
The breakpoint address mask register (BAMR), shown in Table 2-8, is used in conjunction
with the events that monitor IABR and DABR hits.
Figure 2-8. Breakpoint Address Mask Register (BAMR)
Table 2-10 describes BAMR Telds.
Table 2-9. MMCR2 Field Descriptions
Bits
Name
Description
0
THRESHMULT
Threshold multiplier. Used to extend the range of the THRESHOLD Teld, MMCR0[10D15].
0 Threshold Teld is multiplied by 2.
1 Threshold Teld is multiplied by 32.
1
SMCNTENABLE
SMCNTENABLE is used to mask the request from a peripheral performance monitor.
0 Ignore PMON_IN.
1 Start counting when PMON_IN is asserted.
Note that counting is subject to other enabling control bits in MMCR0.
2
SMINTENABLE
SMINTENABLE is used to mask the performance monitor interrupt request from a
peripheral performance monitor.
0 Ignore SMI.
1 When SMI is asserted, take a performance monitoring interrupt if enabled in MMCR0
and MSR[EE]. This event can be used to freeze the counters (MMCR0[FCECE]), trigger
the counters (MMCR0[TRIGGER]), or signal an exception (MMCR0[PMXE]).
When SMINTENABLE = 1, the MPC7400 never takes an SMI.
Table 2-10. BAMR Field Descriptions
Bit
Name
Description
0D31
MASK
Used with events (PMC1 events 9 and 10) that monitor IABR and DABR hits. The addresses to be
compared for an IABR or DABR match are affected by the value in BAMR:
￥ IABR hit (PMC1, event 8) occurs if IABR_CMP (that is, IABR AND BAMR) =
instruction_address_compare (that is, EA AND BAMR)
IABR_CMP[0D29] = IABR[0D29] AND BAMR[0D29]
instruction_addr_cmp[0D29] = instruction_addr[0D29] AND BAMR[0D29]
￥ DABR hit (PMC1, event 9) occurs if DABR_CMP (that is, DABR AND BAMR) =
effective_address_compare (that is, EA AND BAMR).
DABR_CMP[0D28] = DABR[0D28] AND BAMR[0D28]
effective_addr_cmp[0D28] = effective_addr[0D28] AND BAMR[0D28]
Be aware that breakpoint events 9 and 10 of PMC1 can be used to trigger ISI and DSI exceptions
when the performance monitor detects an enabled overow. This feature supports debug purposes
and occurs only when IABR[30] and/or DABR[30D31] are set. To avoid taking one of the above
interrupts, make sure that IABR[30] and/or DABR[30D31] are cleared.
0
31
MASK
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