參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 303/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 5. Memory Management
5-19
MMU Overview
Table 5-5 summarizes MPC7400 instructions that speciTcally control the MMU. For more
detailed information about the instructions, refer to Chapter 2, òProgramming Model,ó in
this book and Chapter 8, òInstruction Set,ó in
The Programming Environments Manual.
Table 5-6 summarizes the registers that the operating system uses to program the MPC7400
MMUs. These registers are accessible to supervisor-level software only. These registers are
described in Chapter 2, òProgramming Model.ó
Table 5-5. MPC7400 Microprocessor Instruction SummaryControl MMUs
Instruction
Description
mtsr
SR
,r
S
Move to Segment Register
SR[SR#]
r
S
mtsrin
r
S
,r
B
Move to Segment Register Indirect
SR[
r
B[0D3]]
r
S
mfsr
r
D
,
SR
Move from Segment Register
r
D
SR[SR#]
mfsrin
r
D
,r
B
Move from Segment Register Indirect
r
D
SR[
r
B[0D3]]
tlbie
rB*
TLB Invalidate Entry
For effective address speciTed by
r
B, TLB[V]
0
The
tlbie
instruction invalidates all TLB entries indexed by the EA, and operates on both the
instruction and data TLBs simultaneously invalidating four TLB entries. The index corresponds to
bits 14D19 of the EA.
In addition, execution of this instruction causes all entries in the congruence class corresponding
to the EA to be invalidated in the other processors attached to the same bus.
Software must ensure that instruction fetches or memory references to the virtual pages speciTed
by the
tlbie
instruction have been completed prior to executing the
tlbie
instruction.
tlbsync*
TLB Synchronize
Synchronizes the execution of all other
tlbie
instructions in the system. SpeciTcally, this instruction
causes a global (M = 1) TLBSYNC address-only transaction (TT[0:4] = 01001) on the bus. The
TLBSYNC transaction terminates normally (without a retry) when all processors on the bus have
completed pending TLB invalidations. See Section 5.4.3.2, òTLB Invalidation,ó for more detailed
information on the
tlbsync
instruction
*These instructions are deTned by the PowerPC architecture, but are optional.
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