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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 238/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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3-60
MPC7400 RISC Microprocessor Users Manual
L2 Cache Interface
that this algorithm does not require knowledge of how the L2 cache is sectored for each size
conTguration and works for all L2 sizes.
3.7.3.9 L2 Cache Clock and Timing Controls
The L2CR[L2CLK] parameter speciTes the operating frequency for the L2 data RAM
interface. This is expressed as a clock divider ratio relative to the MPC7400s core clock
frequency. When cleared to all 0s, the on-chip DLL for the L2 interface is disabled (and
held in reset), and the L2 clock outputs are turned off. When set to a non-zero value, the
on-chip DLL is enabled, and the L2 clocks are generated. After setting the L2 clock ratio,
a period of time must elapse for the DLL to stabilize before enabling the L2 interface. See
the MPC7400 hardware speciTcations for more information.
The L2CR[L2OH] parameter determines the output hold time of the address, data, and
control signals driven by the MPC7400 to the L2 data RAMs. L2OH should generally be
set according to the input hold time requirements of the SRAMs in the system. Typically
burst RAMs require an input hold time of 0.5 ns, and late-write RAMs require an input hold
time of 1.0 ns. See the MPC7400 hardware speciTcations for more information.
The L2CR[L2SL] parameter is used to slow down the L2 bus interface by increasing the
delay through the DLL. Setting L2SL increases the delay of each tap of the DLL delay line.
It is intended to slow down the L2 bus interface to accommodate slower L2 bus frequencies.
L2SL should generally be set if the L2 RAM interface is being operated at lower
frequencies. See the MPC7400 hardware speciTcations for more information.
The L2CR[L2DF] parameter controls the behavior of the L2 clock output signals. Setting
L2DF conTgures the two L2 clock outputs, L2CLK_OUTA, and L2CLK_OUTB, to
operate as a differential clock pair (L2CLK_OUTA/L2CLK_OUTB). In this mode, the B
clock is driven as the logical complement of the A clock. This mode is provided to support
late-write SRAMs, many of which require a differential clock.
The L2CR[L2BYP] parameter is intended for use when the PLL is being bypassed, and for
engineering evaluation. The DLL requires the following three input clocks:
￥
An internal square wave clock from the PLL to phase adjust and export
￥
An internal non-square wave clock for the internal phase reference
￥
A feedback clock (L2SYNC_IN) for the external phase reference
When L2BYP is set, the MPC7400 uses the non-square wave clock (#2) for both phase
adjust and phase reference (#1 and #2) thus bypassing the square wave clock from the PLL.
Note that the non-square wave clock (#2) is the actual clock used by the the MPC7400s L2
interface circuitry. If the PLL is being bypassed, the DLL must operate in 1:1 mode, and
SYSCLK must be fast enough for the DLL to support.
The L2CR[L2DRO] parameter controls the behavior of the MPC7400 when it encounters
a potential (or actual ) DLL rollover. A potential rollover condition occurs when the DLL
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