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參數(shù)資料
| 型號(hào)： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 275/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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Chapter 4. Exceptions
4-19
Exception DeTnitions
The DCERR bit indicates one or more of the following has occurred:
￥
Two or more ways of the data-port of the L1 data cache tags hit simultaneously
￥
Two or more ways of the snoop-port of the L1 data cache tags hit simultaneously
￥
Two or more ways were selected simultaneously as victims during an L1 data cache
reload
￥
No way (zero ways) was selected as a victim during an L1 data cache reload
￥
A post-POR internal memory test failure was detected in the L1 data cache array,
data tag, snoop tag, or status tag
The ICERR bit indicates one or more of the following has occurred:
￥
Two or more ways of the instruction cache tags hit simultaneously
￥
A post-POR internal memory test failure was detected in the L1 instruction cache
array or tag
The L2ERR bit indicates one or more of the following has occurred:
￥
Both ways of the L2 cache tag hit simultaneously
￥
A post-POR internal memory test failure was detected in the L2 cache tag
The BRERR bit is set if a post-POR internal memory test failure was detected in the branch
history table (BHT) or branch target instruction cache (BTIC).
The TLBERR bit indicates one or more of the following has occurred:
￥
Both ways of the data TLB hit simultaneously
￥
A post-POR internal memory test failure was detected in the instruction or data TLB
arrays
The OTHERR bit indicates one or more of the following has occurred:
￥
A hit occurred simultaneously in the L1 data cache tags and the data reload table
￥
Two or more entries of the data reload table provided a hit simultaneously
Note that the processor only takes checkstop or machine check action for errors that result
in DCERR, ICERR, L2ERR, BRERR, TLBERR, and OTHERR if the enable internal error
checking (HID0[EIEC]) bit is set.
The machine check exception is usually unrecoverable in the sense that execution cannot
resume in the context that existed before the exception. If the condition that caused the
machine check does not otherwise prevent continued execution, MSR[ME] is set to allow
the processor to continue execution at the machine check exception vector address.
Typically, earlier processes cannot resume; however, operating systems can use the
machine check exception handler to try to identify and log the cause of the machine check
condition.
相關(guān)PDF資料 |
PDF描述 |
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