參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 253/646頁
文件大小： 7081K
代理商： MPC7400
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Chapter 3. L1 and L2 Cache Operation
3-75
MPC7400 Caches and System Bus Transactions
The GBL signal reects the memory coherency requirements (the complement of the M bit)
of the transaction as determined by the MMU address translation. Address bus masters
assert GBL to indicate that the current transaction is a global access (that is, an access to
memory shared by more than one device). Because cache block castouts and snoop pushes
do not require snooping, the GBL signal is not asserted for these operations. Note that GBL
is asserted for all data read or write operations when using real addressing mode (that is,
address translation is disabled).
Table 3-14 summarizes the address and transfer attribute information presented on the bus
by the MPC7400 for various master or snoop-related transactions.
Table 3-14. Address/Transfer Attributes Generated by the MPC7400
Bus Transaction
A[0:31]
TT[0D4]
TBST
TSIZ[0:2]
WT
CI
GBL
Instruction fetch operations:
Burst (caching-allowed)
PA[0:28] || 0b000
0 1 0 1 0
0
0 1 0
W
1
M
Single-beat read
(caching-inhibited or cache
disabled)
PA[0:28] || 0b000
0 1 0 1 0
1
0 0 0
W
0
M
Data cache operations:
Cache block Tll (due to load
miss)
PA[0:28] || 0b000
F 1 0 1 0
0
0 1 0
W
1*
M
Cache block Tll (due to store
miss)
PA[0:28] || 0b000
A 1 1 1 0
0
0 1 0
1
1*
M
Store hit on shared/store miss
merge
PA[0:26] || 0b00000
0 1 1 0 0
0
0 1 0
W
1*
M
Castout
(normal replacement)
CA[0:26] || 0b00000
0 0 1 1 0
0
0 1 0
1
1*
1
Cache block clean due to
dcbst
hit to modiTed
PA[0:26] || 0b00000
0 0 1 1 0
0
0 1 0
0
1*
1
Cache block ush due to
dcbf
hit
to modiTed
PA[0:26] || 0b00000
0 0 1 1 0
0
0 1 0
0
1*
1
Snoop copyback
CA[0:26] || 0b00000
0 0 1 1 0
0
0 1 0
0
1*
1
dcbt
,
dst
,
dstt
PA[0:26] || 0b00000
F 1 0 1 0
0
0 1 0
W
1*
M
dcbtst
,
dstst
,
dststt
(60x bus
mode)
PA[0:26] || 0b00000
0 1 1 1 0
0
0 1 0
W
1*
M
dcbtst
,
dstst
,
dststt
(MPX bus
mode)
PA[0:26] || 0b00000
0 1 1 1 1
0
0 1 0
W
1*
M
Data cache bypass operations:
Single-beat read
(caching-inhibited or cache
disabled)
PA[0:31]
F 1 0 1 0
1
S S S
W
I
M
AltiVec load (caching-inhibited,
write-through, or cache disabled)
in MPX bus mode
PA[0:28] || 0b000
F 1 0 1 0
0
0 0 1
W
I
M
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PDF描述
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