參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 411/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 8. Signal Descriptions
8-19
60x Bus Signal ConTguration
Timing Comments
AssertionMust occur no later than a qualiTed DBG for an
outstanding write tenure. DBWO is sampled by the MPC7400 on the
clock of a qualiTed DBG. If no write requests are pending, the
MPC7400 ignores DBWO and assumes data bus mastership for the
next pending read request.
NegationMay occur any time after a qualiTed DBG and before the
next assertion of DBG.
8.2.6.3 Data Bus Busy (DBB)Output
The data bus busy (DBB) signal is strictly an output signal on the MPC7400. See
Section 9.4.1.2, òUsing the DBB Signal,ó for more information. Following are the state
meaning and timing comments for DBB.
State Meaning
AssertedIndicates that the MPC7400 is the data bus master. The
MPC7400 always assumes data bus mastership if it needs the data
bus and is given a qualiTed data bus grant (see DBG).
NegatedIndicates that the MPC7400 is not using the data bus.
Timing Comments
AssertionOccurs during the bus clock cycle following a qualiTed
DBG.
NegationOccurs for a minimum of one-half bus clock cycle
(dependent on clock mode) following the assertion of the Tnal TA.
High ImpedanceOccurs after DBB is negated.
8.2.7 Data Transfer Signals
Like the address transfer signals, the data transfer signals are used to transmit data and to
generate and monitor parity for the data transfer. For a detailed description of how the data
transfer signals interact, see Section 9.4.2, òData Transfer Signals and Protocol.ó
8.2.7.1 Data Bus (DH[0:31], DL[0:31])
The data bus (DH[0:31] and DL[0:31]) consists of 64 signals that are both inputs and
outputs on the MPC7400. The data bus is driven once for single-beat transactions and four
times for burst transactions. See Table 8-4 for the data bus lane assignments.
Table 8-4. Data Bus Lane Assignments
Data Bus Signals
Byte Lane
DH[0:7]
0
DH[8:15]
1
DH[16:23]
2
DH[24:31]
3
DL[0:7]
4
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