參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 615/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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Glossary of Terms and Abbreviations
Glossary-3
Cache coherency
. An attribute wherein an accurate and common view of
memory is provided to all devices that share the same memory
system. Caches are coherent if a processor performing a read from
its cache is supplied with data corresponding to the most recent value
written to memory or to another processors cache.
Cache ush
. An operation that removes from a cache any data from a
speciTed address range. This operation ensures that any modiTed
data within the speciTed address range is written back to main
memory. This operation is generated typically by a Data Cache
Block Flush (
dcbf
) instruction.
Caching-inhibited
. A memory update policy in which the
cache
is bypassed
and the load or store is performed to or from main memory.
Cast-outs
.
Cache blocks
that must be written to memory when a cache miss
causes a cache block to be replaced.
Changed bit
. One of two
page history bits
found in each
page table entry
(PTE). The processor sets the changed bit if any store is performed
into the
page
. See also Page access history bits and Referenced bit.
Clean
. An operation that causes a cache block to be written to memory, if
modiTed, and then left in a valid, unmodiTed state in the cache.
Clear
. To cause a bit or bit Teld to register a value of zero. See also Set.
Completion
. Completion occurs when an instruction has Tnished executing,
written back any results, and is removed from the completion queue.
When an instruction completes, it is guaranteed that this instruction
and all previous instructions can cause no exceptions.
Context synchronization
. An operation that ensures that all instructions in
execution complete past the point where they can produce an
exception
, that all instructions in execution complete in the context
in which they began execution, and that all subsequent instructions
are
fetched
and executed in the new context. Context synchronization
may result from executing speciTc instructions (such as
isync
or
rT
)
or when certain events occur (such as an exception).
Copy-back
. An operation in which modiTed data in a
cache block
is copied
back to memory.
Data intervention
. An approach used in MPX bus mode to allow data to be
forwarded directly to the requesting master from the processor that
has it cached. A cache-to-cache data transfer.
D
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