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參數資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數： | 75/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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Chapter 1. Overview
1-29
PowerPC Registers and Programming Model
Table 1-4 describes the supervisor-level SPRs in the MPC7400 that are not deTned by the
PowerPC architecture. Section 2.1.2, òMPC7400-SpeciTc Registers,ó gives detailed
descriptions of these registers, including bit descriptions.
Table 1-4. MPC7400-Specific Registers
Register
Level
Function
BAMR
Supervisor
Breakpoint address mask register is used in conjunction with the events that monitor
IABR and DABR hits.
HID0
Supervisor
The hardware implementation-dependent register 0 (HID0) provides checkstop enables
and other functions.
HID1
Supervisor
The hardware implementation-dependent register 1 (HID1) allows software to read the
conTguration of the PLL conTguration signals.
IABR
Supervisor
The instruction address breakpoint register (IABR) supports instruction address
breakpoint exceptions. It can hold an address to compare with instruction addresses in
the IQ. An address match causes an instruction address breakpoint exception.
ICTC
Supervisor
The instruction cache-throttling control register (ICTC) has bits for controlling the interval
at which instructions are fetched into the instruction queue in the instruction unit. This
helps control the MPC7400s overall junction temperature.
L2CR
Supervisor
The L2 cache control register (L2CR) is used to conTgure and operate the L2 cache. It
has bits for enabling parity checking, setting the L2-to-processor clock ratio, and
identifying the type of RAM used for the L2 cache implementation.
MMCR0D
MMCR2
Supervisor
The monitor mode control registers (MMCR0DMMCR1) are used to enable various
performance monitoring interrupt functions. UMMCR0DUMMCR1 provide user-level read
access to MMCR0DMMCR1.
MSSCR0
Supervisor
The memory subsystem control register is used to conTgure and operate the memory
subsystem.
PMC1D
PMC4
Supervisor
The performance monitor counter registers (PMC1DPMC4) are used to count speciTed
events. UPMC1DUPMC4 provide user-level read access to these registers.
SIA
Supervisor
The sampled instruction address register (SIA) holds the EA of an instruction executing at
or around the time the processor signals the performance monitor interrupt condition. The
USIA register provides user-level read access to the SIA.
THRM1,
THRM2
Supervisor
THRM1 and THRM2 provide a way to compare the junction temperature against two
user-provided thresholds. The thermal assist unit (TAU) can be operated so that the
thermal sensor output is compared to only one threshold, selected in THRM1 or THRM2.
THRM3
Supervisor
THRM3 is used to enable the TAU and to control the output sample time.
UBAMR
The user breakpoint address mask register (UBAMR) provides user-level read access to
BAMR.
UMMCR0D
UMMCR2
User
The user monitor mode control registers (UMMCR0DUMMCR1) provide user-level read
access to MMCR0DMMCR2.
UPMC1D
UPMC4
User
The user performance monitor counter registers (UPMC1DUPMC4) provide user-level
read access to PMC1DPMC4.
USIA
User
The user sampled instruction address register (USIA) provides user-level read access to
the SIA register.
相關PDF資料 |
PDF描述 |
|---|---|
| MPC745 | 32-Bit Microprocessor(32位微處理器) |
| MPC801 | 32-Bit Microprocessor(32位微處理器) |
| MPC821 | 32-Bit Microprocessor(32位微處理器) |
| MPC823RG | MPC823e Mobile Computing Microprocessor |
| MPC823ELD | MPC823e Mobile Computing Microprocessor |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MPC7410 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
| MPC7410_1 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications |
| MPC7410_10 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
| MPC74-103J | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
| MPC74-103K | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
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