參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 401/646頁(yè)
文件大小： 7081K
代理商： MPC7400
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Chapter 8. Signal Descriptions
8-9
60x Bus Signal ConTguration
bus clock cycle of the negation of BG because during the previous
cycle BG indicated to the MPC7400 that it could take mastership (if
qualiTed).
8.2.2.3 Address Bus Busy (ABB)Output
Unlike other processors that implement the 60x bus protocol, the address bus busy (ABB)
signal is strictly an output signal on the MPC7400. Use of this signal is optional in the 60x
bus protocol. See Section 9.3.1, òAddress Bus Arbitration,ó for a detailed description of the
operation of ABB in the MPC7400. Following are the state meaning and timing comments
for ABB.
State Meaning
AssertedIndicates that the MPC7400 is the address bus master.
See Section 9.3.1, òAddress Bus Arbitration.ó
NegatedIndicates that the MPC7400 is not using the address bus.
If ABB is negated during the bus clock cycle following a qualiTed
bus grant, the MPC7400 did not accept mastership even if BR was
asserted. This can occur if a potential transaction is aborted
internally before the transaction begins.
Timing Comments
AssertionOccurs on the bus clock cycle following a qualiTed BG
that is accepted by the processor.
NegationOccurs for a minimum of one-half bus clock cycle
following the assertion of AACK. If ABB is negated during the bus
clock cycle after a qualiTed bus grant, the MPC7400 did not accept
mastership, even if BR was asserted.
High ImpedanceOccurs after ABB is negated.
8.2.3 Address Transfer Signals
The address transfer signals are used to transmit the address and to generate and monitor
parity for the address transfer. For a detailed description of how these signals interact, refer
to Section 9.3.2, òAddress Transfer.ó
8.2.3.1 Address Bus (A[0:31])
The address bus (A[0:31]) consists of 32 signals that are both input and output signals.
8.2.3.1.1 Address Bus (A[0:31])Output
Following are the state meaning and timing comments for the A[0:31] output signals.
State Meaning
Asserted/NegatedRepresents the physical address (real address in
the architecture speciTcation) of the data to be transferred. On burst
transfers, the address bus presents the double-word-aligned address
containing the critical code/data that missed the cache on a read
operation, or the Trst double word of the cache line on a write
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