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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 18/646頁 |
| 文件大小： | 7081K |
| 代理商： | MPC7400 |
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xviii
MPC7400 RISC Microprocessor Users Manual
CONTENTS
Paragraph
Number
Title
Page
Number
8.4.8
8.4.8.1
8.4.8.2
8.5
8.5.1
8.5.1.1
8.5.1.2
8.5.1.2.1
8.5.1.2.2
8.5.1.3
8.5.1.3.1
8.5.1.3.2
8.5.2
8.5.2.1
8.5.2.2
8.5.2.3
8.5.2.4
8.5.2.5
8.5.2.6
8.5.2.7
8.5.3
8.5.3.1
8.5.3.2
8.5.3.3
8.5.3.4
8.5.3.4.1
8.5.3.4.2
8.5.3.5
8.5.3.6
8.5.3.7
8.5.4
8.5.4.1
8.5.4.2
8.5.4.3
8.5.4.4
8.5.4.5
8.5.5
8.5.5.1
8.5.5.2
8.5.5.3
8.5.6
8.5.6.1
8.5.6.2
Data Transfer Termination Signals in MPX Bus Mode ............................... 8-38
Transfer Acknowledge (
TA
)Input........................................................ 8-39
Transfer Error Acknowledge (
TEA
)Input............................................ 8-39
Non-Protocol Signal Descriptions.................................................................... 8-39
L2 Cache Address/Data................................................................................ 8-39
L2 Address (L2ADDR[17:0])Output ................................................... 8-40
L2 Data (L2DATA[0:63]) ........................................................................ 8-40
L2 Data (L2DATA[0:63])Output..................................................... 8-40
L2 Data (L2DATA[0:63])Input........................................................ 8-40
L2 Data Parity (L2DP[0:7])...................................................................... 8-40
L2 Data Parity (L2DP[0:7])Output................................................... 8-41
L2 Data Parity (L2DP[0:7])Input..................................................... 8-41
L2 Cache Clock/Control............................................................................... 8-41
L2 Chip Enable (L2CE)Output............................................................. 8-41
L2 Write Enable (L2WE)Output.......................................................... 8-41
L2 Clock Out A (L2CLK_OUTA)Output............................................ 8-42
L2 Clock Out B (L2CLK_OUTB)Output............................................. 8-42
L2 Synchronize Out (L2SYNC_OUT)Output...................................... 8-42
L2 Synchronize In (L2SYNC_IN)Input............................................... 8-42
L2 Low-Power Mode Enable (L2ZZ)Output ....................................... 8-43
Interrupts/Reset Signals................................................................................ 8-43
Interrupt (INT)Input.............................................................................. 8-43
System Management Interrupt (SMI)Input .......................................... 8-43
Machine Check (MCP)Input................................................................. 8-44
Reset Signals............................................................................................. 8-44
Soft Reset (
SRESET
)Input ............................................................... 8-44
Hard Reset (
HRESET
)Input............................................................. 8-44
Checkstop Input (
CKSTP_IN
)Input..................................................... 8-45
Checkstop Output (
CKSTP_OUT
)Output........................................... 8-45
Check (CHK)Input................................................................................ 8-46
Processor Status/Control Signals.................................................................. 8-46
Reservation (RSRV)Output.................................................................. 8-46
Timebase Enable (TBEN)Input............................................................ 8-46
Quiescent Request (QREQ)Output....................................................... 8-47
Quiescent Acknowledge (QACK)Input................................................ 8-47
Enhanced Mode (EMODE)Input.......................................................... 8-47
Clock Control Signals................................................................................... 8-48
System Clock (SYSCLK)Input............................................................. 8-48
PLL Configuration (PLL_CFG[0:3])Input........................................... 8-49
Clock Out (CLK_OUT)Output............................................................. 8-49
IEEE 1149.1a-1993 (JTAG) Interface Description ...................................... 8-49
JTAG Test Clock (TCK)Input.............................................................. 8-50
JTAG Test Data Input (TDI)Input........................................................ 8-50
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC745 | 32-Bit Microprocessor(32位微處理器) |
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參數(shù)描述 |
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