參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 462/646頁
文件大小： 7081K
代理商： MPC7400
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9-16
MPC7400 RISC Microprocessor Users Manual
60x Address Bus Tenure
9.3.2.1 Address Bus Parity
The MPC7400 always generates one bit of correct odd-byte
parity for each of the four bytes
of address when a valid address is on the bus. The calculated values are placed on the
AP[0:3] outputs when the MPC7400 is the address bus master. See Section 8.2.3.2,
òAddress Bus Parity (AP[0:3]),ó for the parity bit assignments. If the MPC7400 is not the
master and TS and GBL are asserted together (qualiTed condition for snooping memory
operations), the MPC7400 calculates parity values for the address bus and the calculated
values are compared with the AP[0:3] inputs. If there is an error, and address parity
checking is enabled (HID0[EBA] = 1), a machine check exception is generated. An address
bus parity error causes a checkstop condition if MSR[ME] is cleared to 0. For more
information about checkstop conditions, see Chapter 4, òExceptions.ó
9.3.2.2 Address Transfer Attribute Signals
The transfer attribute signals include several encoded signals such as the transfer type
(TT[0:4]) signals, transfer burst (TBST) signal, transfer size (TSIZ[0:2]) signals,
write-through (WT), cache inhibit (CI), and global (GBL).
9.3.2.2.1 Transfer Type (TT[0:4]) Signals in 60x Bus Mode
Snooping logic should fully decode the transfer type signals if the GBL signal is asserted.
Slave devices can sometimes use the individual transfer type signals without fully decoding
the group. Table 9-1 describes the 60x bus speciTcation transfer encodings and the behavior
of the MPC7400 as a bus master.
Table 9-1. Transfer Type Encodings for 60x Bus Mode
Generated by MPC7400
as Bus Master
TT0
TT1
2
TT2
TT3
TT4
60x Bus SpeciTcation
Type
Source
Command
Type
Address only
dcbst
0
0
0
0
0
Clean block
Address only
Address only
dcbf
0
0
1
0
0
Flush block
Address only
Address only
sync
0
1
0
0
0
sync
Address only
Address only
dcba
,
dcbz
,
dcbi
,
store hit on shared
block, or store miss
merge to 32 bytes
0
1
1
0
0
Kill block
Address only
Address only
eieio
1
0
0
0
0
eieio
Address only
Single-beat
write (nonGBL)
ecowx
1
0
1
0
0
External control
word write
Single-beat
write
Address only
tlbie
1
1
0
0
0
TLB invalidate
Address only
Single-beat read
(nonGBL)
eciwx
1
1
1
0
0
External control
word read
Single-beat
read
N/A
N/A
0
0
0
0
1
lwarx
reservation set
Address only
N/A
N/A
0
0
1
0
1
Reserved
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