參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 636/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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INDEX
Index-8
MPC7400 RISC Microprocessor Users Manual
L2CR (L2 cache control register),
2-28
,
3-55
L2DATA
n
(L2 data) signals,
8-40
L2DP
n
(L2 data parity) signals,
8-40
L2SYNC_IN (L2 sync in) signal,
8-42
L2SYNC_OUT (L2 sync out) signal,
8-42
L2VSEL (L2 voltage select) signal,
8-51
L2WE (L2 write enable) signal,
8-41
L2ZZ (L2 low-power mode enable) signal,
8-43
Latency, definition,
6-2
Load/store
address generation,
2-50
byte reverse instructions,
2-53
,
A-31
execution timing,
6-30
floating-point load instructions,
2-55
,
A-32
floating-point move instructions,
2-48
,
A-33
floating-point store instructions,
2-55
,
A-33
handling misalignment,
2-49
integer load instructions,
2-50
,
A-30
integer store instructions,
2-52
,
A-31
load/store multiple instructions,
2-53
,
A-32
memory synchronization instructions,
A-32
string instructions,
2-54
,
A-32
vector load instructions,
2-79
vector load instructions (alignment support),
2-80
vector load/store instructions,
2-79
vector store instructions,
2-80
Logical address translation,
5-1
Logical instructions
integer,
2-72
,
A-26
vector integer,
2-76
Lookaside buffer management instructions,
A-35
LR (link register),
2-5
LRU (least-recently-used)
instructions,
2-85
,
7-5
,
7-11
LSU (load/store unit)
execution latencies,
6-44
overview,
1-14
lwarx/stwcx. support,
9-59
M
Machine check exception,
4-16
MCP (machine check) signal,
8-44
Memory accesses,
9-6
Memory control instructions
description,
2-65
,
2-70
segment register manipulation,
A-35
user-level cache,
2-85
,
7-5
Memory management unit
access protection,
5-1
address translation
flow,
5-12
mechanisms,
5-9
,
5-12
AltiVec technology overview,
5-1
,
7-16
block address translation,
5-9
,
5-12
,
5-21
block diagrams
32-bit implementations,
5-6
DMMU,
5-8
IMMU,
5-7
data stream touch instructions,
5-22
,
5-24
effective address calculation,
5-4
exceptions summary,
5-16
features summary,
5-3
implementation-specific
exceptions,
5-18
features,
5-3
MMU,
1-38
instruction summary,
5-19
memory protection,
5-11
memory segment model,
5-21
no-execute protection,
5-14
organization,
5-4
overview,
1-15
,
1-37
,
5-2
page address translation,
5-9
,
5-12
,
5-31
page history status,
5-12
,
5-21
D
5-25
real addressing mode
block address translation selection,
5-12
support or real addressing mode,
5-2
translation disabled,
5-20
referenced and changed bit scenarios,
5-24
register summary,
5-20
table search operations
conditions,
5-33
hardware,
5-3
TLB miss,
5-26
updating history bits,
5-22
translation exception conditions,
5-16
Memory synchronization
instructions,
2-63
,
2-64
,
A-32
MERSI
(modified/exclusive/recent/shared/invalid),
3-2
Misalignment
misaligned accesses,
2-34
misaligned data transfer,
9-21
,
9-44
MMCR
n
(monitor mode control
registers),
2-16
,
4-24
,
11-4
D
11-9
,
11-12
MPC750 vs. MPC7400
(implementation differences),
1-43
MSR (machine state register)
bit settings,
2-6
,
4-9
description,
2-5
FE0/FE1 bits,
4-11
IP bit,
4-15
RI bit,
4-12
settings due to exception,
4-14
MSSCR0 (memory subsystem control
register 0),
2-26
,
9-7
Multiple-precision shifts,
2-45
Multiply-add instructions,
2-47
,
2-77
,
A-28
相關(guān)PDF資料
PDF描述
MPC745 32-Bit Microprocessor(32位微處理器)
MPC801 32-Bit Microprocessor(32位微處理器)
MPC821 32-Bit Microprocessor(32位微處理器)
MPC823RG MPC823e Mobile Computing Microprocessor
MPC823ELD MPC823e Mobile Computing Microprocessor
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參數(shù)描述
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MPC74-103K 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors
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