參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 302/646頁
文件大小： 7081K
代理商： MPC7400
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5-18
MPC7400 RISC Microprocessor Users Manual
MMU Overview
5.1.8 MMU Instructions and Register Summary
The MMU instructions and registers allow the operating system to set up the block address
translation areas and the page tables in memory.
Note that because the implementation of TLBs is optional, the instructions that refer to
these structures are also optional. However, as these structures serve as caches of the page
table, the architecture speciTes a software protocol for maintaining coherency between
these caches and the tables in memory whenever the tables in memory are modiTed. When
the tables in memory are changed, the operating system purges these caches of the
corresponding entries, allowing the translation caching mechanism to refetch from the
tables when the corresponding entries are required.
Note that the MPC7400 implements all TLB-related instructions except
tlbia
, which is
treated as an illegal instruction.
Because the MMU speciTcation for PowerPC processors is so exible, it is recommended
that the software that uses these instructions and registers be encapsulated into subroutines
to minimize the impact of migrating across the family of implementations.
Table 5-4. Other MMU Exception Conditions for the MPC7400 Processor
Condition
Description
Exception
dcbz
with W = 1 or I = 1
dcbz
instruction to write-through or
cache-inhibited segment or block
Alignment exception (not
required by architecture for
this condition)
lwarx
,
stwcx.
,
eciwx
, or
ecowx
instruction to direct-store segment
Reservation instruction or external control
instruction when SR[T] =1
DSI exception
DSISR[5] =1
Floating-point load or store to
direct-store segment
FP memory access when SR[T] =1
See data access to
direct-store segment in
Table 5-3.
Load or store that results in a
direct-store error
Does not occur in MPC7400
Does not apply
eciwx
or
ecowx
attempted when
external control facility disabled
eciwx
or
ecowx
attempted with EAR[E] = 0
DSI exception
DSISR[11] = 1
lmw
,
stmw
,
lswi
,
lswx
,
stswi
, or
stswx
instruction attempted in
little-endian mode
lmw
,
stmw
,
lswi
,
lswx
,
stswi
, or
stswx
instruction attempted while MSR[LE] = 1
Alignment exception
Operand misalignment
Translation enabled and a oating-point
load/store,
stmw
,
stwcx.
,
lmw
,
lwarx
,
eciwx
,
or
ecowx
instruction operand is not
word-aligned
Alignment exception (some
of these cases are
implementation-speciTc)
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