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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 101/646頁 |
| 文件大小： | 7081K |
| 代理商： | MPC7400 |
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Chapter 2. Programming Model
2-9
The MPC7400 Processor Register Set
￥
MPC7400-speciTc registers
The PowerPC architecture allows for
implementation-speciTc SPRs. Those incorporated in the MPC7400 are described
as follows. Note that in the MPC7400, these registers are all supervisor-level
registers.
Instruction address breakpoint register (IABR)This register can be used to
cause a breakpoint exception if a speciTed instruction address is encountered.
Hardware implementation-dependent register 0 (HID0)This register controls
various functions, such as enabling checkstop conditions, and locking, enabling,
and invalidating the instruction and data caches.
Hardware implementation-dependent register 1 (HID1)This register reects
the state of PLL_CFG[0:3] clock signals.
The L2 cache control register (L2CR) is used to conTgure and operate the L2
cache. It includes bits for enabling parity checking, setting the L2-to-processor
clock ratio, and identifying the type of RAM used for the L2 cache
implementation.
Memory subsystem control register (MSSCR0) is used to conTgure and operate
the memory subsystem.
Performance monitor registers. The following registers are used to deTne and
count events for use by the performance monitor:
D The performance monitor counter registers (PMC1DPMC4) are used to record
the number of times a certain event has occurred. UPMC1DUPMC4 provide
user-level read access to these registers.
D The monitor mode control registers (MMCR0DMMCR2) are used to enable
various performance monitor interrupt functions. UMMCR0DUMMCR2
provide user-level read access to these registers.
D The sampled instruction address register (SIAR) contains the effective
address of an instruction executing at or around the time that the processor
signals the performance monitor interrupt condition. USIAR provides
user-level read access to the SIAR.
D The MPC7400 does not implement the sampled data address register (SDA)
or the user-level, read-only USDA registers. However, for compatibility with
processors that do, those registers can be written to by boot code without
causing an exception. SDA is SPR 959; USDA is SPR 943.
D The breakpoint address mask register (BAMR) is used in conjunction with the
events that monitor IABR and DABR hits.
The instruction cache throttling control register (ICTC) has bits for enabling the
instruction cache throttling feature and for controlling the interval at which
instructions are forwarded to the instruction buffer in the fetch unit. This
provides control over the processors overall junction temperature.
Thermal management registers (THRM1, THRM2, and THRM3). Used to
enable and set thresholds for the thermal management facility.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC745 | 32-Bit Microprocessor(32位微處理器) |
| MPC801 | 32-Bit Microprocessor(32位微處理器) |
| MPC821 | 32-Bit Microprocessor(32位微處理器) |
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| MPC823ELD | MPC823e Mobile Computing Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC7410 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
| MPC7410_1 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications |
| MPC7410_10 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
| MPC74-103J | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
| MPC74-103K | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
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