參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 283/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 4. Exceptions
4-27
Exception DeTnitions
Table 4-12 lists register settings when an AltiVec assist exception is taken.
When an AltiVec assist exception is taken, instruction fetching resumes as offset 0x01600
from the base address indicated by MSR[IP].
4.6.17 Thermal Management Interrupt Exception (0x01700)
A thermal management interrupt is generated when the junction temperature crosses a
threshold programmed in either THRM1 or THRM2. The exception is enabled by the TIE
bit of either THRM1 or THRM2, and can be masked by setting MSR[EE].
Table 4-14 lists register settings when a thermal management interrupt exception is taken.
The thermal management interrupt is similar to the system management and external
interrupts. The MPC7400 requires the next instruction in program order to complete or take
an exception, blocks completion of any following instructions, and allows the completed
store queue to drain. Any exceptions encountered in this process are taken Trst and the
thermal management interrupt exception is delayed until a recoverable halt is achieved, at
which point the MPC7400 saves the machine state, as shown in Table 4-14. When a thermal
Table 4-13. AltiVec Assist ExceptionRegister Settings
Register
Setting Description
SRR0
Set to the effective address of the instruction that caused the exception.
SRR1
0D5
6
7D15 Cleared
16D31Loaded with equivalent MSR bits
Cleared
Loaded with equivalent MSR bits
MSR
VEC 0
POW 0
ILE
EE
LE
0
Set to value of ILE
PR
FP
ME
FE0
0
0
0
SE
BE
FE1
IP
0
0
0
IR
DR
PM
RI
0
0
0
0
Table 4-14. Thermal Management Interrupt ExceptionRegister Settings
Register
Setting Description
SRR0
Set to the effective address of the instruction that the processor would have attempted to execute next
if no exception conditions were present.
SRR1
0D5
6
7D15 Cleared
16D31Loaded with equivalent MSR bits
Cleared
Loaded with equivalent MSR bit
MSR
VEC 0
POW 0
ILE
EE
LE
0
Set to value of ILE
PR
FP
ME
FE0
0
0
0
SE
BE
FE1
IP
0
0
0
IR
DR
PM
RI
0
0
0
0
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