參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 78/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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1-32
MPC7400 RISC Microprocessor Users Manual
Instruction Set
1.5.2 AltiVec Instruction Set
￥
Vector integer arithmetic instructionsThese include arithmetic, logical, compare,
rotate and shift instructions, described in Section 2.5.1, òVector Integer
Instructions.ó
Vector oating-point arithmetic instructionsThese include oating-point
arithmetic instructions, as well as a discussion on oating-point modes, described in
Section 2.5.2, òVector Floating-Point Instructions.ó
Vector load and store instructionsThese include load and store instructions for
vector registers, described in Section 2.5.3, òVector Load and Store Instructions.ó
The AltiVec technology deTne LRU and transient type instructions that can be used
to optimize memory accesses.
LRU instructions. The AltiVec architecture speciTes that the
lvxl
and
stvxl
instructions differ from other AltiVec load and store instructions in that they
leave cache entries in a least-recently-used (LRU) state instead of a
most-recently-used state.
Transient instructions. The AltiVec architecture describes a difference between
static and transient memory accesses. A static memory access should have some
reasonable degree of locality and be referenced several times or reused over
some reasonably long period of time. A transient memory reference has poor
locality and is likely to be referenced a very few times or over a very short period
of time.
The following instructions are interpreted to be transient:
D
dstt
and
dststt
(transient forms of the two data stream touch instructions)
D
lvxl
and
stvxl
Vector permutation and formatting instructionsThese include pack, unpack,
merge, splat, permute, select and shift instructions, described in Section 2.5.5,
òVector Permutation and Formatting Instructions.ó
Processor control instructionsThese instructions are used to read and write from
the AltiVec Status and Control Register., described in Section 2.3.4.6, òProcessor
Control InstructionsUISA.ó
Memory control instructionsThese instructions are used for managing of caches
(user level and supervisor level), described in Section 2.3.5.3, òMemory Control
InstructionsVEA.ó
￥
￥
￥
￥
￥
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