參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 163/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 2. Programming Model
2-71
Instruction Set Summary
2.3.6.3.3 Translation Lookaside Buffer Management InstructionsOEA
The address translation mechanism is deTned in terms of the segment descriptors and page
table entries (PTEs) PowerPC processors use to locate the logical-to-physical address
mapping for a particular access. These segment descriptors and PTEs reside in on-chip
segment registers and page tables in memory, respectively.
See Chapter 7, òMemory Management,ó for more information about TLB operations.
Table 2-57 summarizes the operation of the TLB instructions in the MPC7400.
Implementation Note
The
tlbia
instruction is optional for an implementation if its
effects can be achieved through some other mechanism. Therefore, it is not implemented
on the MPC7400. As described above,
tlbie
can be used to invalidate a particular index of
the TLB based on EA[14D19]a sequence of 64
tlbie
instructions followed by a
tlbsync
instruction invalidates all the TLB structures (for EA[14D19] = 0, 1, 2,..., 63). Attempting
to execute
tlbia
causes an illegal instruction program exception.
The presence and exact semantics of the TLB management instructions are
implementation-dependent. To minimize compatibility problems, system software should
incorporate uses of these instructions into subroutines.
2.3.7 Recommended SimpliTed Mnemonics
The description of each instruction includes the mnemonic and a formatted list of operands.
PowerPC-compliant assemblers support the mnemonics and operand lists. To simplify
assembly language programming, a set of simpliTed mnemonics and symbols is provided
for some of the most frequently-used instructions; refer to Appendix F, òSimpliTed
Mnemonics,ó in the
The Programming Environments Manual
for a complete list. Programs
written to be portable across the various assemblers for the PowerPC architecture should
not assume the existence of mnemonics not described in this document.
Table 2-57. Translation Lookaside Buffer Management Instruction
Name
Mnemonic Syntax
Implementation Notes
TLB
Invalidate
Entry
tlbie
r
B
Invalidates both ways in both instruction and data TLB entries at the index
provided by EA[14D19]. It executes regardless of the MSR[DR] and MSR[IR]
settings. To invalidate all entries in both TLBs, the programmer should issue 64
tlbie
instructions that each successively increment this Teld.
TLB
Synchronize
tlbsync
TLBSYNC is broadcast.
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