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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 271/646頁 |
| 文件大小： | 7081K |
| 代理商： | MPC7400 |
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Chapter 4. Exceptions
4-15
Exception DeTnitions
The setting of the exception preTx bit (IP) determines how exceptions are vectored. If the
bit is cleared, exceptions are vectored to the physical address 0x000
n_nnnn
(where
nnnnn
is the vector offset); if IP is set, exceptions are vectored to physical address 0xFFF
n_nnnn
.
Table 4-2 shows the exception vector offset of the Trst instruction of the exception handler
routine for each exception type.
4.6.1 System Reset Exception (0x00100)
The MPC7400 implements the system reset exception as deTned in the PowerPC
architecture (OEA). The system reset exception is a nonmaskable, asynchronous exception
signaled to the processor through the assertion of system-deTned signals. In the MPC7400,
the exception is signaled by the assertion of either the HRESET or SRESET input signals,
described more fully in Chapter 8, òSignal Descriptions.ó
A hard reset is initiated by asserting HRESET. A hard reset is used primarily for power-on
reset (POR) (in which case TRST must also be asserted), but can also be used to restart a
running processor. The HRESET signal must be asserted during power up and must remain
asserted for a period that allows the PLL to achieve lock and the internal logic to be reset.
This period is speciTed in the hardware speciTcations. If HRESET is asserted for less than
the required interval, the results are not predictable.
If a hard reset request occurs (HRESET asserted), the processor immediately branches to
the system reset exception vector (0xFFF0_0100) without attempting to reach a recoverable
state. If HRESET is asserted during normal operation, all operations cease and the machine
state is lost. The MPC7400 internal state after a hard reset is deTned in Table 2-18.
A soft reset is initiated by asserting SRESET. If SRESET is asserted, the processor is Trst
put in a recoverable state. To do this, the MPC7400 allows any instruction at the point of
completion to either complete or take an exception, blocks completion of any following
instructions and allows the completion queue to drain. The state before the exception
occurred is then saved as speciTed in the PowerPC architecture and instruction fetching
begins at the system reset interrupt vector offset, 0x00100. The vector address on a soft
reset depends on the setting of MSR[IP] (either 0x0000_0100 or 0xFFF0_0100). Soft resets
Thermal
management
0
0
0
0
0
0
0
0
0
0
0
0
0
ILE
AltiVec
unavailable
0
0
0
0
0
0
0
0
0
0
0
0
0
ILE
0
ILE
Reserved bits are read as if written as 0.
Bit is cleared.
Bit is copied from the MSR[ILE].
Bit is not altered
Table 4-6. MSR Setting Due to Exception (Continued)
Exception Type
MSR Bit
VEC
POW
ILE
EE
PR
FP
ME
FE0
SE
BE
FE1
IP
IR
DR
PM
RI
LE
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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