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參數(shù)資料
| 型號(hào)： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 272/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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4-16
MPC7400 RISC Microprocessor Users Manual
Exception DeTnitions
are third in priority, after hard reset and machine check. This exception is recoverable
provided attaining a recoverable state does not generate a machine check.
SRESET is an edge-sensitive signal that can be asserted and deasserted asynchronously,
provided the minimum pulse width speciTed in the hardware speciTcations is met.
Asserting SRESET causes the MPC7400 to take a system reset exception. This exception
modiTes the MSR, SRR0, and SRR1, as described in
The Programming Environments
Manual
. Unlike hard reset, soft reset does not directly affect the states of output signals.
Attempts to use SRESET during a hard reset sequence or while the JTAG logic is non-idle
can cause unpredictable results.
The MPC7400 implements HID0[NHR], which helps software distinguish a hard reset
from a soft reset. Because this bit is cleared by a hard reset, but not by a soft reset, software
can set this bit after a hard reset and tell whether a subsequent reset is a hard or soft reset
by examining whether this bit is still set. See Section 2.1.2.2, òHardware
Implementation-Dependent Register 0.ó
Table 4-7 lists register settings when a system reset exception is taken.
4.6.2 Machine Check Exception (0x00200)
The MPC7400 implements the machine check exception as deTned in the PowerPC
architecture (OEA). The MPC7400 conditionally initiates a machine check exception if
MSR[ME] = 1 and a system bus error (TEA), system bus address parity, system bus data
parity, L2 bus data parity, data cache, instruction cache, or L2 cache tag error occurs. The
exception is also generated by the assertion of the machine check (MCP) signal. As deTned
in the PowerPC architecture, the exception is not taken if MSR[ME] is cleared, in which
case the processor enters checkstop state.
Table 4-7. System Reset ExceptionRegister Settings
Register
Setting Description
SRR0
Set to the effective address of the instruction that the processor would have attempted to execute next
if no exception conditions were present.
SRR1
0D5
6
7D15 Cleared
16D31Loaded with equivalent MSR bits
Note that if the processor state is corrupted to the extent that execution cannot resume reliably,
MSR[RI] (SRR1[30]) is cleared.
Cleared
Loaded with equivalent MSR bit
MSR
VEC 0
POW 0
ILE
EE
LE
0
Set to value of ILE
PR
FP
ME
FE0
0
0
0
SE
BE
FE1
IP
0
0
0
IR
DR
PM
RI
0
0
0
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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