參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 473/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 9. System Interface Operation
9-27
60x Data Bus Tenure
Because there is not a DRTRY mode in the MPC7400, data must never be transferred before
the Trst cycle of the systems address retry window. That is, valid data must never precede
a possible ARTRY for that transaction.
9.4.3 Data Transfer Termination
The 60x bus interface deTnes four signals to terminate data bus transactionsTA, DRTRY
(data retry), TEA (transfer error acknowledge), and ARTRY. Note that the MPC7400 does
not implement the DRTRY signal; therefore, the 60x interface on the MPC7400 is always
operating in the higher-performance, no-DRTRY mode.
The TA signal indicates normal termination of data transactions. It must always be asserted
on the bus cycle coincident with the data it is qualifying. It may be withheld by the slave
for any number of clocks until valid data is ready to be supplied or accepted.
If the ARTRY and TEA signals are asserted in the same clock, the ARTRY signal takes
precedence and the TEA signal is ignored. This means that the transaction is repeated until
the ARTRY condition is resolved.
An assertion of ARTRY causes the data tenure to be terminated immediately if the ARTRY
for the address tenure is associated with the data tenure in operation. If ARTRY is
connected for the MPC7400, the earliest allowable assertion of TA to the MPC7400 is
directly dependent on the earliest possible assertion of ARTRY to the MPC7400; see
Section 9.3.3, òAddress Transfer Termination.ó
The TEA input is used to signal a nonrecoverable error during the data transaction. It may
be asserted on any cycle during DBB. The assertion of TEA terminates the data tenure
immediately, even if in the middle of a burst; however, it does not prevent incorrect data
that has just been acknowledged with TA from being written into the MPC7400s cache or
GPRs. The assertion of TEA initiates either a machine check exception or a checkstop
condition based on the setting of the MSR[ME] bit.
Upon receiving a Tnal (or only) termination condition, the MPC7400 always negates DBB
for one cycle.
9.4.3.1 Normal Single-Beat Termination
Normal termination of a single-beat data read operation occurs when TA is asserted by a
responding slave. The TEA signal must remain negated during the transfer (see Figure 9-9).
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