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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 498/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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9-52
MPC7400 RISC Microprocessor Users Manual
MPX Bus Protocol
9.6.2.2.1 Earliest Transfer of Data
In 60x bus mode, data must never be transferred before the Trst cycle of the address retry
window (that is, valid data must never precede a possible ARTRY for that transaction). This
same restriction applies for MPX bus mode.
An additional requirement in systems that support data intervention or local bus slaves that
use the HIT/DRDY protocol is that data must only be driven or sampled after the
completion of the address retry window, so that the HIT signal can be sampled.
9.6.2.2.2 Data InterventionMPX Bus Mode
If the MPC7400 performs a read or RWITM of data that exists modiTed in another
processors cache, the 60x bus requires that the transaction be retried and data pushed to
memory before the transaction is begun a second time. A more efTcient approach, used by
the MPC7400 in MPX bus mode, is to allow the data to be forwarded directly to the
requesting master from the processor that has it cached. This is called data intervention. The
MPC7400 performs this function through the HIT/DRDY protocol and data-only
transactions. The MPC7400 also supports intervention for data that is not modiTed.
Exclusive data can also be forwarded through intervention, and even shared data can be
forwarded by using the MERSI coherency protocol described in. Each of these intervention
types is selected by the setting of the L1_INTVEN and L2_INTVEN bits in MSSCR0 in
MPX bus mode.
Note that data intervention is only allowed for full cache-line transfers. A snooping
MPC7400 does not assert HIT if it detects WT or CI asserted because data intervention is
not supported for caching-inhibited or write-through accesses.
An important implication of data intervention is that data must always be pushed with the
critical data Trst, and the full double-word address must always be placed on the address
bus. Otherwise, data could be received in the wrong order by the requesting master.
Intervention allows the latency for data that exists in another processors cache to be
reduced from over 20 bus cycles to as low as 5 or 6 cycles, as shown in Figure 9-25.
Figure 9-25 shows transfer involving different DTI indices occuring in 6 cycles. Note that
this could be reduced in some systems to 5 cycles if the DTI index provided to both
processors is the same for this transfer and the DTI is able to be presented in clock cycle 3.
相關(guān)PDF資料 |
PDF描述 |
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