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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 276/646頁 |
| 文件大小： | 7081K |
| 代理商： | MPC7400 |
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4-20
MPC7400 RISC Microprocessor Users Manual
Exception DeTnitions
When a machine check exception is taken, instruction fetching resumes at offset 0x00200
from the physical base address indicated by MSR[IP].
4.6.2.2 Checkstop State (MSR[ME] = 0)
If MSR[ME] = 0 and a machine check occurs, the processor enters the checkstop state.
When a processor is in checkstop state, instruction processing is suspended and generally
cannot resume without the processor being reset. The contents of all latches are frozen
within two cycles upon entering checkstop state.
4.6.3 DSI Exception (0x00300)
A DSI exception occurs when no higher priority exception exists and an error condition
related to a data memory access occurs. The DSI exception is implemented as it is deTned
in the PowerPC architecture (OEA). In case of a TLB miss for a load, store, or cache
operation, a DSI exception is taken if the resulting hardware table search causes a page
fault. A
lwarx
or
stwcx.
instruction that addresses memory mapped with the write-through
(W = 1) attribute causes a DSI exception. Also, a DSI exception is taken when a load or
store is attempted to a direct-store segment (SR[T] = 1). Note that in the MPC7400, a
oating-point load or store to a direct-store segment causes a DSI exception rather than an
alignment exception, as speciTed by the PowerPC architecture.
4.6.3.1 Data Address Breakpoint Facility
The MPC7400 also implements the data address breakpoint facility, which is deTned as
optional in the PowerPC architecture and is supported by the optional data address
breakpoint register (DABR). Although the architecture does not strictly prescribe how this
facility must be implemented, the MPC7400 follows the recommendations provided by the
architecture and described in the Chapter 2, òProgramming Model,ó and Chapter 6
òExceptions,ó in
The
Programming Environments Manual
. The granularity of the data
address breakpoint compares is a double-word for all accesses except AltiVec quad-word
loads and stores. For AltiVec accesses, the least signiTcant bit of the DAB Teld
(DABR[28]) is ignored, thus providing quad-word granularity. For these quad-word DAB
matches, the DAR register is loaded with a quad-word aligned address.
4.6.4 ISI Exception (0x00400)
An ISI exception occurs when no higher priority exception exists and an attempt to fetch
the next instruction fails. This exception is implemented as it is deTned by the PowerPC
architecture (OEA), and is taken for the following conditions:
￥
The effective address cannot be translated.
￥
The fetch access is to a no-execute segment (SR[N] = 1).
￥
The fetch access is to guarded storage and MSR[IR] = 1.
相關PDF資料 |
PDF描述 |
|---|---|
| MPC745 | 32-Bit Microprocessor(32位微處理器) |
| MPC801 | 32-Bit Microprocessor(32位微處理器) |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| MPC7410_1 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications |
| MPC7410_10 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
| MPC74-103J | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
| MPC74-103K | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
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