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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 337/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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Chapter 6. Instruction Timing
6-15
Timing Considerations
5. In cycle 5, instruction 3 completes, allowing instruction 7 to be dispatched to the
FPU, which in turn allows instruction 8 to be dispatched to the IU2. Instructions 9
and 10 drop to the dispatch positions in the instruction queue. No instructions are
fetched in this clock cycle because there were no vacant IQ entries in clock cycle 4.
6. In cycle 6, instruction 6 completes, instruction 7 is in stage 2 of the FPU execute
stage, and although instruction 8 has executed, it must wait for instruction 7 to
complete. The two integer instructions, 9 and 10, are dispatched to the IU2 and IU1,
respectively. Fetching resumes with instructions 13 and 14.
7. In cycle 7, instruction 7 is in the Tnal FPU execute stage and instructions 8D10 wait
in the CQ for instruction 7 to complete. Instructions 11 and 12 are dispatched to the
IU2 and FPU, respectively.
8. In cycle 8, instructions 7D11 are through executing. Instructions 7 and 8 complete,
write back, and vacate the CQ. Instruction 12 is in FPU stage 2 Instructions 13 and
14 are dispatched, Tlling the CQ.
9. In cycle 9, two more instructions (instructions 9 and 10) are retired from the CQ.
6.3.2.3 Cache Miss
Figure 6-6 shows an instruction fetch that misses both the on-chip cache and L2 cache. A
processor/bus clock ratio is 1:2 is used. The same instruction sequence is used as in
Section 6.3.2.2, òCache Hit,ó however in this example, the branch target instruction is not
in either the L1 or L2 cache. Because the target instruction is not in the L1 cache, it cannot
be in the BTIC.
A cache miss extends the latency of the fetch stage, so in this example, the fetch stage
shown represents not only the time the instruction spends in the IQ, but the time required
for the instruction to be loaded from system memory, beginning in clock cycle 2.
During clock cycle 3, the target instruction for the
instruction cache or the L2 cache; therefore, a memory access must occur. During clock
cycle 5, the address of the block of instructions is sent to the system bus. During clock cycle
7, two instructions (64 bits) are returned from memory on the Trst beat and are forwarded
both to the cache and the instruction fetcher.
b
instruction is not in the BTIC, the
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