參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 265/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 4. Exceptions
4-9
Exception Processing
SRR1 is used to save machine status (selected MSR bits and possibly other status bits as
well) on exceptions and to restore those values when an
rT
instruction is executed. SRR1
is shown in Figure 4-2.
Figure 4-2. Machine Status Save/Restore Register 1 (SRR1)
For most exceptions, bits 0D5 and 7D15 of SRR1 are cleared and MSR[6, 16D31] are placed
into the corresponding bit positions of SRR1.
The MPC7400s MSR is shown in Figure 4-3.
Figure 4-3. Machine State Register (MSR)
The MSR bits are deTned in Table 4-4.
Table 4-4. MSR Bit Settings
Bit(s)
Name
Description
0D5
Reserved.
6
VEC
AltiVec vector unit available
0 The processor prevents access to the vector register Tle (VRF) and the vector status and control
register (VSCR). Any attempt to execute an AltiVec instruction that accesses the VRF or VSCR,
excluding the data streaming instructions
dst
,
dstt
,
dstst
,
dststt
,
dss
, and
dssall
, generates
the AltiVec unavailable exception. The data streaming instructions are not affected by this bit; the
VRF and VSCR registers are available to the data streaming instructions even when the
MSR[VEC] is cleared.
1 The VRF and VSCR registers are accessible to all AltiVec instructions.
Note that the VRSAVE register is not protected by MSR[VEC].
7D12
Reserved
13
POW
Power management enable
0 Power management disabled (normal operation mode).
1 Power management enabled (reduced power mode).
Power management functions are implementation-dependent. See Chapter 10, òPower and Thermal
Management.ó
14
Reserved. Implementation-speciTc
15
ILE
Exception little-endian mode. When an exception occurs, this bit is copied into MSR[LE] to select the
endian mode for the context established by the exception.
16
EE
External interrupt enable
0 The processor delays recognition of external interrupts and decrementer exception conditions.
1 The processor is enabled to take an external interrupt or the decrementer exception.
Exception-Specific Information and MSR Bit Values
0
31
ILE EE PR
SE
FE0
BE
IP IR
0
12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
PM
0
Reserved
LE
RI
DR
0
FE1
ME
FP
0
POW
0
0
0
0
0
0
0
VEC
0
0
0
0
0
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