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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 426/646頁 |
| 文件大小： | 7081K |
| 代理商： | MPC7400 |
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8-34
MPC7400 RISC Microprocessor Users Manual
MPX Bus Signal ConTguration
8.4.5.3.1 Shared (SHD0, SHD1)Output
If SHD0 was asserted in any of the three cycles before the snoop response window for the
current transaction, then SHD1 is used to indicate a shared response in this cycle. Following
are the state meaning and timing comments for the SHD0 and SHD1 output signals.
State Meaning
AssertedIf ARTRY is not asserted, it indicates that the MPC7400
had a cache hit on a shared block or the reservation address.
If ARTRY is asserted, a snoop push of modiTed data is required.
Negated/High ImpedanceIndicates that the processor did not
contain the data or has invalidated the snooped address.
Timing Comments
Assertion/NegationSame as SHD in 60x bus interface (same as
ARTRY).
High ImpedanceSame as SHD in 60x bus interface (same as
ARTRY).
8.4.5.3.2 Shared (SHD0, SHD1)Input
Following are the state meaning and timing comments for the SHD0 and SHD1 input
signals.
State Meaning
AssertedSame as SHD in 60x bus interface.
NegatedSame as SHD in 60x bus interface.
Timing Comments
Assertion/NegationSame as SHD in 60x bus interface (same as
ARTRY).
8.4.5.4 Snoop Hit (HIT)Output
The snoop response in MPX mode of the MPC7400 uses the HIT output signal to
communicate to the system whether or data intervention occurs for the current transaction.
See Section 9.6.1, òAddress Tenure in MPX Bus Mode,ó and Section 9.6.2, òData Tenure
in MPX Bus Mode,ó for more detailed information about the data-only transactions used
by the MPC7400 in MPX bus mode for data intervention.
Additionally, if the MPC7400 intervenes with shared or exclusive data rather than modiTed
data, the HIT signal is asserted for a second cycle after AACK. This second HIT cycle
signals to the memory controller that the copy of data in memory is up-to-date, and snarTng
is not required. (SnarTng is when a device provides data speciTcally for another device and
a third device reads the data also). L1 and L2 data cache hit intervention (and the assertion
of HIT) is enabled individually with the L1_INTVEN and L2_INTVEN bits in the memory
subsystem control register, MSSCR0. See Section 2.1.6, òMemory Subsystem Control
Register (MSSCR0).ó
It is possible for the MPC7400 to assert both ARTRY and HIT simultaneously for the same
snoop response. When simultaneously asserted, ARTRY supersedes HIT and HIT should
be ignored by the system.
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