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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 246/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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3-68
MPC7400 RISC Microprocessor Users Manual
L2 Cache Interface
The SRAM selected for a system design is usually a function of desired system
performance, L2 cache bus frequency, and SRAM unit cost. The following sections
describe the operation of the three SRAM types supported by the MPC7400, and the design
trade-offs associated with each.
3.7.8.1 Pipelined Burst SRAM
Pipelined burst SRAMs are sometimes referred to as PB2 (pipelined burst, 2nd generation)
SRAMs to distinguish them from PB3 SRAMs. Pipelined burst SRAMs operate by
clocking read data from the memory array into a buffer before driving the data onto the data
bus. This causes an extra clock cycle of latency for initial read accesses, but the L2 cache
bus frequencies supported can be higher. Note that the MPC7400s L2 cache interface
requires the use of single-cycle deselect pipelined burst SRAM for proper operation.
Note that during burst transfers into and out of the SRAM array, the MPC7400 generates
an address for each data beat. That is, the MPC7400 does not use the burst feature (one
address, many data beats) of the pipelined burst SRAMs.
Figure 3-35 shows memory access timings when the L2 cache interface is conTgured for
pipelined burst SRAM.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC745 | 32-Bit Microprocessor(32位微處理器) |
| MPC801 | 32-Bit Microprocessor(32位微處理器) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| MPC7410_1 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications |
| MPC7410_10 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
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| MPC74-103K | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
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