參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 234/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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3-56
MPC7400 RISC Microprocessor Users Manual
L2 Cache Interface
3.7.3.2 L2 Cache Parity Checking and Generation
The L2CR[L2PE] parameter enables or disables parity checking for the L2 data RAM
interface. When L2PE is cleared, L2 parity checking is disabled. Note that The L2 interface
always generates and drives parity on the L2DP[0:7] signals for writes to the SRAM array.
3.7.3.3 L2 Cache Size
The L2CR[L2SIZ] bits conTgure the size of the L2 cache. They should be set according to
the organization of the L2 data RAMs that are present. Table 3-12 lists the data RAM
organizations for the various L2 cache sizes. Table 3-12 also indicates typical SRAM sizes
that might be used to construct such a cache.
3.7.3.4 L2 Cache SRAM Types
The L2CR[L2RAM] bits conTgure the L2 RAM interface for the type of synchronous
SRAMs that are used. The MPC7400 supports:
￥
Pipelined (register-register) burst SRAMs which clock addresses in and clock data
out
￥
Late-write SRAMs which are required by the MPC7400 to be of the pipelined
(register-register) conTgurations
￥
Newer generation pipeline burst SRAMs, referred to as PB3-type SRAMs
Note that the burst feature built into standard burst SRAMs and late-write SRAMs is not
used by the MPC7400. The PB3-type SRAMs, however, require the burst feature to be
used. The MPC7400 supports a 4-beat burst mode for PB3-type SRAMs.
3.7.3.5 L2 Cache Write-Back/Write-Through Modes
The L2 cache normally operates in write-back mode. The L2CR[L2WT] parameter may be
used to select write-through mode. In write-through mode, all writes to the L2 cache are
also written to the system bus. For these writes, the L2 cache entry is always marked as
exclusive rather than modiTed. L2WT must never be set after the L2 cache has been
enabled as previously modiTed lines may get re-marked as exclusive during the course of
normal operation.
Table 3-12. L2 Cache Sizes and Data RAM Organizations
L2 Cache
Size
L2 Data Bus
Size
L2 Data RAM
Organization
Example SRAM sizes
that might be used
256 Kbyes
64/72 bit
32K x 64/72
(2) 32K x 32/36
512 Kbytes
64/72 bit
64K x 64/72
(2) 64K x 32/36
1 Mbyte
64/72 bit
128K x 64/72
(2) 128K x 32/36
2 Mbytes
64/72 bit
256K x 64/72
(4) 256K x 16/18
Note:
The MPC7400 supports only one bank of SRAMs.
For very high speed operation, no more than two SRAMs should be used.
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