參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 66/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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1-20
MPC7400 RISC Microprocessor Users Manual
MPC7400 Microprocessor Features
The system interface supports address pipelining, which allows the address tenure of one
transaction to overlap the data tenure of another. The extent of the pipelining depends on
external arbitration and control circuitry. Similarly, the MPC7400 supports split-bus
transactions for systems with multiple potential bus mastersone device can have
mastership of the address bus while another has mastership of the data bus. Allowing
multiple bus transactions to occur simultaneously increases the available bus bandwidth for
other activity.
The system interface is speciTc for each PowerPC microprocessor implementation.
1.2.6.2 Signal Groupings
The MPC7400 signals are grouped as shown in Figure 1-3. Signals are provided for
implementing the bus protocol, clocking and control of the L2 caches, as well as separate
L2 address and data buses. Test and control signals provide diagnostics for selected internal
circuits.
Figure 1-3. System Interface
The signals used for the 60x and MPX bus protocols are largely identical, except that the
MPX bus mode doesnt use the ABB and DBB output signals, replaces the DBWO input
with the DTI[0:2] inputs, and replaces the SHD signal with SHD[0:1]. The MPC7400 bus
protocol signals are grouped as follows:
￥
Address arbitration signalsThe MPC7400 uses these signals to arbitrate for
address bus mastership.
Address start signalsThese signals indicate that a bus master has begun a
transaction on the address bus.
Address transfer signalsThese signals include the address bus and address parity
signals. They are used to transfer the address and to ensure the integrity of the
transfer.
Transfer attribute signalsThese signals provide information about the type of
transfer, such as the transfer size and whether the transaction is bursted,
write-through, or caching-inhibited.
￥
￥
￥
Address Arbitration
Address Start
Address Transfer
Transfer Attribute
Address Termination
Clocks
Data Arbitration
Data Transfer
Data Termination
Processor Status/Control
Test and Control
L2 Cache Address/Data
L2 Cache Clock/Control
System Status
V
DD
V
DD
(I/O)
MPC7400
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