參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 192/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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3-14
MPC7400 RISC Microprocessor Users Manual
Memory and Cache Coherency
3.4.3.3 SimpliTed Transaction Types
For the purposes of snooping bus transactions, the MPC7400 treats related (but distinct)
transaction types as a single simpliTed transaction type. Table 3-7 deTnes the mapping of
simpliTed transaction types to actual transaction types.
Table 3-6. Snoop Intervention Summary
Intervention Type
State
Transition
Diagram
Symbol
Description
No intervention
(no symbol)
The processor does not contain any memory at the snooped address or
the coherency protocol does not require intervention.
Window-of-opportunity
W
Window-of-opportunity snoop push for hits on modiTed data. The
processor performs a write-with-kill, snoop-push transaction in the next
address tenure. The MPC7400 asserts BR in the window of opportunity to
initiate the snoop push operation. The window of opportunity is deTned as
the second cycle after an AACK that has been ARTRYed. Only the
intervening master can assert BR in the window of opportunity.
When a master asserts BR in the window of opportunity, it uses it to
perform a snoop push (write-with-kill) to the most previous snoop address
(unless the master still has a write-with-kill pending due to a previous
window-of-opportunity request that is not yet satisTed). The MPC7400
always presents a cache-block aligned address (that is,
A[27D31] = 0b0_0000) for every window-of-opportunity snoop push.
Cache-to-cache/
window-of-opportunity
CW
(MPX bus
mode only)
Cache-to-cache intervention or window-of-opportunity snoop push for hits
on modiTed data. The processor has queued up a data-only write
transaction to provide data to the snooping master (cache-to-cache
intervention). If another master asserts ARTRY coincident with the
assertion of HIT, the MPC7400 cancels the queued-up data-only write
transaction and asserts BR in the window of opportunity to perform a
write-with-kill, snoop push in the next address tenure
(window-of-opportunity snoop push).
Cache-to-cache
C
(MPX bus
mode only)
Cache-to-cache intervention for hits on exclusive or shared data. The
processor has queued up a data-only write transaction to provide data to
the snooping master (cache-to-cache intervention). If another master
asserts ARTRY coincident with the assertion of HIT, the MPC7400
cancels the queued-up data-only transaction but does not attempt to
perform a snoop push. The cache block state is already changed to the
new state due to the snoop. Thus, the intervening processor (the one that
asserted HIT) does not contain the cache block in a state suitable for
intervention when the retried snoop transaction is rerun on the bus.
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