參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 408/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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8-16
MPC7400 RISC Microprocessor Users Manual
60x Bus Signal ConTguration
Timing Comments
AssertionAsserted the second bus cycle following the assertion of
TS if a retry is required.
Negation/High ImpedanceDriven asserted until the bus clock
cycle following the assertion of AACK. Because this signal may be
simultaneously driven by multiple devices, it negates in a unique
fashion. First the output buffer goes to high impedance for a fraction
of a bus clock cycle (dependent on the clock modemiminum of
one-half of a bus clock cycle), then it is driven negated for one bus
clock cycle before returning to high impedance.
This special method of negation may be disabled by setting the
precharge disable bit in HID0.
8.2.5.2.2 Address Retry (ARTRY)Input
Following are the state meaning and timing comments for the ARTRY input signal.
State Meaning
AssertedIf the MPC7400 is the address bus master, ARTRY
indicates that the MPC7400 must retry the preceding address tenure
and immediately negate BR (if asserted). If the associated data
tenure has already started, the MPC7400 also aborts the data tenure
immediately, even if data has been received.
If the MPC7400 is not the address bus master, this input indicates
that the MPC7400 must immediately negate BR to allow an
opportunity for a copyback operation to main memory after a
snooping bus master asserts ARTRY. Note that the subsequent
address presented on the address bus may not be the same one
associated with the assertion of the ARTRY signal.
Note that the MPC7400 ignores the BG signal on the cycle in which
ARTRY is detected and the cycle following the assertion of ARTRY.
Negated/High ImpedanceIndicates that the MPC7400 does not
need to retry the last address tenure.
Timing Comments
AssertionMay occur as early as the second cycle following the
assertion of TS and must occur by the bus clock cycle immediately
following the assertion of AACK if an address retry is required; must
remain asserted until the clock cycle following the assertion of
AACK.
Negation/High ImpedanceMust occur two bus clock cycles after
the assertion of AACK.
Note that during the second bus clock cycle after the assertion of
AACK, masters release ARTRY to high impedance and then negate
it. Thus, care must be taken when sampling ARTRY during this clock
period as it could be sampled in an indeterminate state.
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