參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 637/646頁
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代理商： MPC7400
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INDEX
Index
Index-9
N
No-DRTRY mode,
9-30
O
Operand conventions,
2-33
Operand placement and performance,
6-30
Operating environment architecture (OEA)
exception mechanism,
4-1
memory management unit,
5-1
overview,
xxxvi
,
1-25
registers,
2-5
Operations
bus operations caused by cache control
instructions,
3-73
data cache block fill,
3-45
data cache block push,
3-48
instruction cache block fill,
3-45
response to snooped bus transactions,
3-77
single-beat write operations,
9-33
table search operations
hardware,
5-3
TLB miss,
5-26
updating history bits,
5-22
Optional instructions,
A-57
P
Page address translation
definition,
1-15
page address translation flow,
5-31
page size,
5-21
selection of page address translation,
5-9
,
5-16
TLB organization,
5-26
Page history status
dcbt and dcbtst misses,
5-22
R and C bit recording,
5-12
,
5-21
D
5-25
Page table updates,
5-37
Performance monitor
AltiVec technology,
11-1
event counting,
11-11
event selection,
11-12
overview,
1-43
,
11-1
performance monitor interrupt,
4-23
,
11-2
registers,
11-4
TBEE (timebase enable event) usage,
11-3
uses for the performance monitor,
11-1
Physical address translation,
5-1
Pipeline
instruction timing, definition,
6-2
pipeline stages,
6-8
pipelined execution unit,
6-4
superscalar/pipeline diagram,
6-5
PMC
n
(performance monitor counter)
registers,
2-21
,
4-24
,
11-10
,
11-13
D
11-21
Power and ground signals,
8-52
Power management
doze mode,
10-3
dynamic power management,
10-1
full-power mode,
10-3
nap mode,
10-4
overview,
1-41
programmable power modes,
10-1
sleep mode,
10-5
software considerations,
10-6
Power-on reset settings,
2-32
,
8-5
PowerPC architecture
byte ordering support,
2-39
exceptions,
1-34
instruction list,
A-1
,
A-13
,
A-25
instruction set,
1-30
memory accesses and sequential consistency,
3-34
memory management unit,
1-37
operating environment architecture
(OEA),
xxxvi
,
1-25
user instruction set architecture
(UISA),
xxxvi
,
1-25
virtual environment architecture
(VEA),
xxxvi
,
1-25
Process switching,
4-13
Processor control instructions,
2-59
,
2-64
,
2-69
,
A-34
Program exception,
4-22
Program order, definition,
6-3
Programmable power states
doze mode,
10-3
full-power mode with DPM enabled/disabled,
10-3
nap mode,
10-4
sleep mode,
10-5
Protection of memory areas
no-execute protection,
5-14
options available,
5-11
protection violations,
5-16
PVR (processor version register),
2-6
Q
QACK (quiescent acknowledge) signal,
8-47
,
9-59
QREQ (quiescent request) signal,
8-47
,
9-59
Qualified bus grant,
9-10
,
9-12
Qualified data bus grant,
9-25
R
Real addressing mode (translation disabled)
data accesses,
5-12
,
5-20
instruction accesses,
5-12
,
5-20
support for real addressing mode,
5-2
Referenced (R) bit maintenance
recording,
5-12
,
5-22
,
5-35
Registers
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