參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 441/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 8. Signal Descriptions
8-49
Non-Protocol Signal Descriptions
MPC7400 bus operation. Internally, the MPC7400 may be operating
at an integer or half-integer multiple of the bus clock frequency.
Timing Comments
Duty cycleRefer to the MPC7400 hardware specification for
timing comments and supported ratios.
SYSCLK is used as the frequency reference for the internal PLL
clock generator and must not be suspended or varied during normal
operation to ensure proper PLL operation.
8.5.5.2 PLL ConTguration (PLL_CFG[0:3])Input
The PLL (phase-locked loop) is conTgured by the PLL_CFG[0:3] signals. For a given
SYSCLK (bus) frequency, the PLL conTguration signals set the internal CPU frequency of
operation. See the MPC7400 hardware specification for PLL conTguration information.
Following are the state meaning and timing comments for the PLL_CFG[0:3] signals.
State Meaning
Asserted/NegatedConTgure the operation of the PLL and the
internal processor clock frequency. Settings are based on the desired
bus frequency and internal frequency of operation.
Timing Comments
Assertion/NegationMust remain stable during operation; should
only be changed during the assertion of HRESET or during sleep
mode. These bits may be read through the PC[0D3] bits in the HID1
register.
8.5.5.3 Clock Out (CLK_OUT)Output
The clock out (CLK_OUT) signal is an output signal (output-only) on the MPC7400.
Following are the state meaning and timing comments for the CLK_OUT signal.
State Meaning
Asserted/NegatedProvides a PLL clock output for PLL testing and
monitoring. The conTguration of the HID0[SBCLK] and
HID0[ECLK] bits determines whether the CLK_OUT signal clocks
at the processor clock frequency, the bus clock frequency, or half of
the bus clock frequency. See Table 2-5 for HID0 register
conTguration of the CLK_OUT signal. The CLK_OUT signal
defaults to a high-impedance state following the assertion of
HRESET. The CLK_OUT signal is provided for testing only.
Timing Comments
Assertion/NegationRefer to the MPC7400 hardware specification
for timing comments.
8.5.6 IEEE 1149.1a-1993 (JTAG) Interface Description
The MPC7400 has Tve dedicated JTAG signals which are described in Table 8-7. The test
data input (TDI) and test data output (TDO) scan ports are used to scan instructions as well
as data into the various scan registers for JTAG operations. The scan operation is controlled
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