參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 453/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 9. System Interface Operation
9-7
MPC7400 System Interface Overview
Access to the system interface is granted through an external arbitration mechanism that
allows devices to compete for bus mastership. This arbitration mechanism is exible,
allowing the MPC7400 to be integrated into systems that implement various fairness and
bus-parking procedures to avoid arbitration overhead.
Typically, memory accesses are weakly ordered to maximize the efTciency of the bus
without sacriTcing coherency of the data. The MPC7400 allows load operations to bypass
store operations (except when a dependency exists). Because the processor can
dynamically optimize run-time ordering of load/store trafTc, overall performance is
improved.
Note that the synchronize (
sync
) and enforce in-order execution of I/O (
eieio
) instructions
can be used to enforce strong ordering.
The following sections describe how the MPC7400 interfaces operate, providing detailed
timing diagrams that illustrate how the signals interact. Several general timing diagrams are
included as examples of typical bus operations. See Figure 9-2 for the conventions used in
the timing diagrams.
This is a synchronous interfaceall MPC7400 input signals are sampled and output signals
are driven on the rising edge of the bus clock cycle (see
MPC7400 Hardware SpeciTcation
for exact timing information).
9.1.6 Memory Subsystem Control Register (MSSCR0)
Effects
The MSSCR0 control register is used to conTgure many aspects of the memory subsystem
and bus protocols for the MPC7400. It is a supervisor-only read/write,
implementation-speciTc register accessed as SPR 1014. MSSCR0 alters how the MPC7400
responds to snoop requests, see Section 2.1.6, òMemory Subsystem Control Register
(MSSCR0),ó for more details. MSSCR0 enables the shared cache coherency state (MEI vs.
MESI), disables the sampling of the SHD[0:1] signals in MEI coherency mode, enables L1
and L2 data cache intervention in MPX bus mode, enables L1 data cache ushing in
hardware, reects the address bus driven mode state in MPX bus mode, and reects the state
of the EMODE signal during power-on reset. See Section 2.1.6, òMemory Subsystem
Control Register (MSSCR0),ó for more detailed information about the bits of MSSCR0.
9.1.7 Direct-Store Accesses Not Supported
The MPC7400 does not support the extended transfer protocol for accesses to the
direct-store storage space. The transfer protocol used for any given access is selected by the
T bit in the MMU segment registers; if the T bit is set, the memory access is a direct-store
access. An attempt to access instructions or data in a direct-store segment causes the
MPC7400 to take an ISI or DSI exception.
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