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參數(shù)資料
| 型號： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 487/646頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MPC7400 |
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Chapter 9. System Interface Operation
9-41
MPX Bus Protocol
As shown in Figure 9-21, optimal address parking can be implemented in a multimaster
system because TS is still in the qualiTed bus grant equation for MPX bus masters.
Figure 9-21. Address Parking in MPX Bus Mulitprocessor Systems
9.6.1.2 Address Transfer in MPX Bus Mode
During the address transfer phase in MPX bus mode, the physical address and transfer
attributes are transferred from the master to the slave(s) similar to 60x bus mode. However,
two differences in the address transfer phase in MPX bus mode are the addition of address
bus driven mode and support for address bus streaming, described in the following sections.
SYSCLK
BG0
BR1
1
2
3
4
5
6
7
8
BG1
TS
AACK
ADDR
Cycle 1: Master 0 has a parked address bus grant. Master 0 has an address tenure
ready and a qualiTed bus grant, so it queues an address tenure for the next cycle.
Also in cycle 1, the arbiter samples a bus request from master 1, so the arbiter
queues a switch of the bus grants from master 0 to master 1. The arbiter can
safely do this, because the qualiTed bus grant equation for MPX bus masters
includes TS.
Cycle 2: Master 0 begins an address tenure, and master 1 does NOT get a qualiTed
bus grant.
Cycle 3: The arbiter MUST negate the bus grant to master 1, because without ABB
or AACK in the QBG equation, nothing would prevent master 1 from beginning an
address tenure in cycle 4, colliding with the end of master 0s address tenure.
Since it would introduce a difTcult timing path to require the arbiter to sample TS
in cycle 2 and negate BG1 in cycle 3, it is suggested that arbiters always pulse
BGx high a cycle after swapping BGx and BGy, only reasserting BGx after AACK
has been driven.
Cycle 4: The arbiter reasserts BG1 because it asserted AACK in the previous cycle.
(If the arbiter does not know in advance when AACK is to be asserted, this timing
might be difTcult, and the reassertion of bus grant may have to be delayed a
cycle, but most systems should be able to do this.)
Cycle 5: Master 1 gets to start its address tenure. Note that this is the optimal timing
for a new master to drive the address bus.
Cycles 5 and 6: The arbiter speculatively parks BG1 enabling master 1 to begin
another address tenure immediately in cycle 7.
Cycle
相關PDF資料 |
PDF描述 |
|---|---|
| MPC745 | 32-Bit Microprocessor(32位微處理器) |
| MPC801 | 32-Bit Microprocessor(32位微處理器) |
| MPC821 | 32-Bit Microprocessor(32位微處理器) |
| MPC823RG | MPC823e Mobile Computing Microprocessor |
| MPC823ELD | MPC823e Mobile Computing Microprocessor |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MPC7410 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
| MPC7410_1 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications |
| MPC7410_10 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum |
| MPC74-103J | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
| MPC74-103K | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors |
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