參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 162/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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2-70
MPC7400 RISC Microprocessor Users Manual
Instruction Set Summary
2.3.6.3 Memory Control InstructionsOEA
Memory control instructions include the following:
￥
￥
￥
Cache management instructions (supervisor-level and user-level)
Segment register manipulation instructions
Translation lookaside buffer management instructions
This section describes supervisor-level memory control instructions. Section 2.3.5.3,
òMemory Control InstructionsVEA,ó describes user-level memory control instructions.
2.3.6.3.1 Supervisor-Level Cache Management Instruction(OEA)
Table 2-55 lists the only supervisor-level cache management instruction.
See Section 2.3.5.3.1, òUser-Level Cache InstructionsVEA,ó for cache instructions that
provide user-level programs the ability to manage the on-chip caches. If the effective
address references a direct-store segment, the instruction is treated as a no-op.
2.3.6.3.2 Segment Register Manipulation Instructions (OEA)
The instructions listed in Table 2-56 provide access to the segment registers for 32-bit
implementations. These instructions operate completely independently of the MSR[IR] and
MSR[DR] bit settings. Refer to òSynchronization Requirements for Special Registers and
for Lookaside Buffers,ó in Chapter 2, òPowerPC Register Set,ó of
The Programming
Environments Manual
for serialization requirements and other recommended precautions
to observe when manipulating the segment registers.
Table 2-55. Supervisor-Level Cache Management Instruction
Name
Mnemonic Syntax
Implementation Notes
Data
Cache
Block
Invalidate
dcbi
r
A
,r
B
The EA is computed, translated, and checked for protection violations. For cache
hits, the cache block is marked I regardless of prior state. A
dcbi
is broadcast if
M = 1 (coherency enforced). The instruction acts like a store with respect to
address translation and memory protection. It executes regardless of whether the
cache is disabled or locked.
The exception priorities (from highest to lowest) for
dcbi
are as follows:
￥ BAT protection violationDSI exception
￥ TLB protection violationDSI exception
Table 2-56. Segment Register Manipulation Instructions
Name
Mnemonic Syntax
Implementation Notes
Move to Segment Register
mtsr
SR
,r
S
Move to Segment Register Indirect
mtsrin
r
S
,r
B
Move from Segment Register
mfsr
r
D
,
SR
The shadow SRs in the instruction MMU can be
read by setting HID0[RISEG] before executing
mfsr
.
Move from Segment Register Indirect
mfsrin
r
D
,r
B
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