參數資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數： 489/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 9. System Interface Operation
9-43
MPX Bus Protocol
Attribute differences from the 60x bus are as follows:
￥
￥
The deTnition of the TSIZ signals is expanded
The read claim (RCLAIM) transfer type is added to the MPX bus mode for
touch-for-store instructions.
9.6.1.3.1 Transfer Type 0D4 (TT[0:4]) in MPX Bus Mode
The TT
x
encodings for the MPX bus mode are the same as in Section 9.3.2.2.1, òTransfer
Type (TT[0:4]) Signals in 60x Bus Mode,ó with one new addition, RCLAIM. RCLAIM is
used to identify touch-for-store instructions on the MPX bus. The effect of the RCLAIM
transaction is to establish exclusive ownership of a cache line without marking that cache
line as modiTed in the requesting processors cache.
Note that in 60x bus mode, TT[0:4] = 0b01110 for reads caused by
dcbtst
,
dstst
, and
dststt
.
See Section 9.3.2.2.1, òTransfer Type (TT[0:4]) Signals in 60x Bus Mode,ó for more
information.
9.6.1.3.2 Transfer Size
The transfer size (TSIZ[0:2]) signals indicate the size of the requested data transfer. The
MPC7400 allows for two burst sizes in order to support both cache block transfers (32
bytes) and quad-word AltiVec loads and stores (16 bytes). Thus the deTnition of the
TSIZ[0:2] bits when TBST is asserted is expanded from that in 60x bus mode. Table 9-7
deTnes the TBST and TSIZ[0:2] encodings used by the MPC7400 in MPX bus mode.
Table 9-6. Transfer Type Encodings for MPX Bus Mode
Generated by MPC7400
as Bus Master
TT0
TT1
TT2
TT3
TT4
Command
Type
Source
Burst
dstst
,
dststt
, or
dcbtst
0
1
1
1
1
Read claim (RCLAIM)
Table 9-7. TBST and TSIZ[0:2] Encodings in MPX Bus Mode
TBST
TSIZ0
TSIZ1
TSIZ2
Transfer Size
Asserted
0
0
0
reserved
Asserted
0
0
1
2 double-word burst
Asserted
0
1
0
4 double-word burst
Asserted
0
1
1
undefined
Asserted
1
0
0
reserved
Asserted
1
0
1
undefined
Asserted
1
1
0
undefined
Asserted
1
1
1
undefined
Negated
0
0
0
8 bytes
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PDF描述
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