參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 145/646頁
文件大小： 7081K
代理商： MPC7400
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Chapter 2. Programming Model
2-53
Instruction Set Summary
gathering takes place regardless of the address order of the stores. The store gathering
feature is enabled by setting HID0[SGE]. Store gathering is done for both big- and
little-endian modes.
Store gathering is not done for the following:
￥
￥
￥
￥
￥
￥
Stores to guarded cache-inhibited or write-through space
Byte-reverse store
stwcx.
and
ecowx
accesses
Floating-point stores
Store operations attempted during a hardware table search
Store operations in LE = 1 mode
If store gathering is enabled and the stores do not fall under the above categories, an
eieio
or
sync
instruction must be used to prevent two stores from being gathered.
2.3.4.3.6 Integer Load and Store with Byte-Reverse Instructions
Table 2-32 describes integer load and store with byte-reverse instructions. When used in a
PowerPC system operating with the default big-endian byte order, these instructions have
the effect of loading and storing data in little-endian order. Likewise, when used in a
PowerPC system operating with little-endian byte order, these instructions have the effect
of loading and storing data in big-endian order. For more information about big-endian and
little-endian byte ordering, see òByte Ordering,ó in Chapter 3, òOperand Conventions,ó in
The Programming Environments Manual
.
2.3.4.3.7 Integer Load and Store Multiple Instructions
The load/store multiple instructions are used to move blocks of data to and from the GPRs.
The load multiple and store multiple instructions can have operands that require memory
accesses crossing a 4-Kbyte page boundary. As a result, these instructions can be
interrupted by a DSI exception associated with the address translation of the second page.
The
PowerPC architecture deTnes the Load Multiple Word (
lmw
)
instruction with
r
A in the
range of registers to be loaded as an invalid form.
Table 2-32. Integer Load and Store with Byte-Reverse Instructions
Name
Mnemonic
Syntax
Load Half Word Byte-Reverse Indexed
lhbrx
r
D
,r
A
,r
B
Load Word Byte-Reverse Indexed
lwbrx
r
D
,r
A
,r
B
Store Half Word Byte-Reverse Indexed
sthbrx
r
S
,r
A
,r
B
Store Word Byte-Reverse Indexed
stwbrx
r
S
,r
A
,r
B
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