參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 502/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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9-56
MPC7400 RISC Microprocessor Users Manual
MPX Bus Protocol
transaction has been retried, the system should ignore it. However, the MPC7400 does not
assert DRDY after the transaction has been retried (or any other spurious DRDY) if the
system is expecting a DRDY for another transaction from that device. That is, there is no
ambiguity between a spurious DRDY from a retried transaction and a valid DRDY for a
later transaction.
Note that if data-only tenures are being pipelined, and the DRDY for a previous HIT is
asserted at the same time as a new HIT and ARTRY, the DRDY must not be ignored.
Examples of retrying data-only transactions, including pipelined HITs and DRDYs are
shown below in Figure 9-28.
Figure 9-28. Retry Examples of Data-Only Transactions
9.6.2.2.7 Ordering of Data-Only Transactions
All data-only transactions for a given MPC7400 processor must be handled in order. This
does not mean that other data tenures must be handled in order with respect to data-only
transactions, or that data-only transactions from different devices must maintain order
relative to one another. See Section 9.6.2.2.8, òData Tenure Reordering in MPX Bus Only.ó
However, if the MPC7400 has asserted HIT for more than one transaction, the
corresponding data-only transactions must be serviced in the same order, since there is no
deTned way for the arbiter to distinguish between them except to expect them in order.
B
C
D
A
SYSCLK
AACK
Note: Cycle 2: Transaction A receives an ARTRY so the HIT and DRDY signals are ignored by the
system.
Note: Cycle 5: Transaction B starts. This is the earliest possible TS after an ARTRY.
Note: Cycle 7: Transaction B receives a HIT response. DRDY is delayed.
Note: Cycle 9: Transaction C receives a HIT and an ARTRY. The system understands that the DRDY is
for transaction B and considers it valid.
Note: Cycle 10: If the processor cannot gate off DRDY for the canceled transaction in this cycle, the
system will ignore it since there are no outstanding valid transactions.
Note: Cycle 11: HIT for transaction D is asserted. The bus master must not assert DRDY for transaction
C at this point since the system would interpret it as the DRDY for transaction D.
TS
(device 0)
HIT
(device 1)
ARTRY
(device 2)
DRDY
(device 1)
B
C
D
A
B
C
D
A
C
A
B
C
A
9
10
11
1
2
3
4
5
6
7
8
Cycle
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