參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 496/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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9-50
MPC7400 RISC Microprocessor Users Manual
MPX Bus Protocol
serviced via intervention because the data will be marked modiTed in the requesting
processors cache.
9.6.2 Data Tenure in MPX Bus Mode
The MPX bus mode implements several new features to improve both bandwidth and
utilization of the data bus compared with the 60x bus mode. These include:
￥
￥
SimpliTcation of signals and modes to optimize the most timing-critical logic paths.
A new data-only transaction type to support cache-to-cache data transfers (data
intervention) and data transfers from local bus slaves
Support for generalized data tenure reordering
￥
The MPX bus mode supports a streaming mode of data transfer. This, in general, allows
burst data tenures from a single source to be driven back-to-back without a dead cycle in
between.
9.6.2.1 Data Bus Arbitration Phase in MPX Bus Mode
Data bus arbitration in MPX bus mode uses some of the same data arbitration signal group
(DBG, and DBG) as 60x bus mode except that DTI[0:2] are used instead of DBWO for data
tenure reordering.
9.6.2.1.1 QualiTed Data Bus Grant in MPX Bus Mode
The use of data streaming requires signiTcant changes to the qualiTcation of DBG by a
master in MPX bus mode. In MPX bus mode, the equation for a qualiTed data bus grant is:
QDBG = DBG & (ARTRY & retriable) & (state_variables)
where retriable indicates whether or not the current transaction can still be retried, and
where state variables include whether or not:
￥
￥
￥
The data bus is being used by this master.
The master has back-to-back burst accesses in progress.
The processor has already received the next-to-last TA for the current burst.
Thus, a qualiTed data bus grant occurs when:
￥
￥
DBG is asserted.
,ARTRY was not asserted in the address retry window for the address phase of this
transaction.
The MPC7400 is ready to begin a data transaction.
￥
The use of this equation in MPX bus mode means that the system arbiter must never assert
DBG to a processor when the data bus is busy with a transaction for another processor. The
system arbiter must synthesize its own data bus busy state. Note, however, that if a
transaction for device A is currently receiving its last TA and the same device is ready to
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