參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 461/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 9. System Interface Operation
9-15
60x Address Bus Tenure
is, byte address 0 of a double wordas selected by A[29:31] on the bus, still selects the
most signiTcant (left-most) byte of the double word on data bus byte D[0:7]. Byte lane
swapping or other operations may have to be performed externally by the system if the
MPC7400 is interfaced to a true little-endian environment.
Note that the MPC7400 does not work with the MPC106 bridge device in little-endian
mode if misaligned data is accessed.
The signals used in the address transfer include the following signal groups:
￥
￥
￥
Address transfer start signaltransfer start (TS)
Address transfer signalsaddress bus (A[0:31]), and address parity (AP[0:3])
Address transfer attribute signalstransfer type (TT[0:4]), transfer size
(TSIZ[0:2]), transfer burst (TBST), cache inhibit (CI), write-through (WT), and
global (GBL)
Figure 9-6 shows that the timing for all of these signals, except TS, is identical. All of the
address transfer and address transfer attribute signals are combined into the ADDR+
grouping in Figure 9-6. The TS signal indicates that the MPC7400 has begun an address
transfer and the address and transfer attributes are valid (within the context of a
synchronous bus). The MPC7400 always asserts TS coincident with ABB.
In Figure 9-6, the address transfer occurs during bus clock cycles 1 and 2 (arbitration occurs
in bus clock cycle 0, and the address transfer is terminated in bus clock 3). In this diagram,
the address bus termination input, AACK, is asserted to the MPC7400 on the bus clock
following assertion of TS (as shown by the dependency line). This is the minimum duration
of the address transfer for the MPC7400; the duration can be extended by delaying the
assertion of AACK for one or more bus clock cycles.
Figure 9-6. Address Bus Transfer
0
1
2
SYSCLK
ABB
ADDR+
ARTRY_IN
TS
3
4
qual BG
AACK
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