- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄369925 > MPC7400 (Motorola, Inc.) 32-Bit Microprocessor(32位微處理器) PDF資料下載
參數(shù)資料
| 型號(hào)： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 25/646頁(yè) |
| 文件大小： | 7081K |
| 代理商： | MPC7400 |
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ILLUSTRATIONS
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3-5
MPC7400 Microprocessor Block Diagram ..................................................................1-4
L1 Cache Organization...............................................................................................1-16
System Interface..........................................................................................................1-20
MPC7400 Microprocessor Signal Groups..................................................................1-22
MPC7400 Microprocessor Programming ModelRegisters.....................................1-26
Pipeline Diagram ........................................................................................................1-39
Programming ModelMPC7400 Microprocessor Registers.......................................2-3
Instruction Address Breakpoint Register....................................................................2-10
Hardware Implementation-Dependent Register 0 (HID0)..........................................2-11
Hardware Implementation-Dependent Register 1 (HID1)..........................................2-15
Monitor Mode Control Register 0 (MMCR0) ............................................................2-16
Monitor Mode Control Register 1 (MMCR1) ............................................................2-18
Monitor Mode Control Register 2 (MMCR2) ............................................................2-19
Breakpoint Address Mask Register (BAMR).............................................................2-20
Performance Monitor Counter Registers (PMC1DPMC4)..........................................2-21
Sampled Instruction Address Registers (SIAR) .........................................................2-22
Instruction Cache Throttling Control Register (ICTC)...............................................2-23
Thermal Management Registers 1D2 (THRM1DTHRM2) .........................................2-24
Thermal Management Register 3 (THRM3)...............................................................2-25
Memory Subsystem Control Register (MSSCR0)......................................................2-26
L2 Cache Control Register (L2CR)............................................................................2-28
Cache/Memory Subsystem/BIU Integration.................................................................3-3
Data Cache Organization..............................................................................................3-5
Instruction Cache Organization....................................................................................3-6
Read Transaction60x and MPX Bus Modes, L1_INTVEN = 0b000....................3-16
RWITM, Write, and Flush Transactions60x and MPX Bus Modes,
L1_INTVEN = 0b000................................................................................................3-17
Clean Transaction60x and MPX Bus Modes, L1_INTVEN = 0b000...................3-17
Kill Transaction60x and MPX Bus Modes, L1_INTVEN = 0b000......................3-18
Read TransactionMPX Bus Mode, L1_INTVEN = 0b100....................................3-19
RWITM and Flush TransactionsMPX Bus Mode, L1_INTVEN = 0b100............3-20
Write TransactionMPX Bus Mode, L1_INTVEN = 0b100...................................3-20
Clean TransactionMPX Bus Mode, L1_INTVEN = 0b100 ..................................3-21
Kill TransactionMPX Bus Mode, L1_INTVEN = 0b100......................................3-21
Read TransactionMPX Bus Mode, L1_INTVEN = 0b110....................................3-22
RWITM TransactionMPX Bus Mode, L1_INTVEN = 0b110..............................3-23
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