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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 92/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 3. Device Programming
3-9
Notes:
1. Transactions in the compatibility hole address range are controlled by the PCI_COMPATIBILITY_HOLE
and PROC_COMPATIBILITY_HOLE parameters in emulation support configuration register 1 (ESCR1).
The MPC106 directs the transaction to system memory or PCI memory, depending on these parameters.
See Section 3.2.9, “Emulation Support Configuration Registers,” for more information.
2. The MPC106 generates a memory select error (if enabled) for transactions in the address range
40000000–7FFFFFFF. If memory select errors are disabled, the MPC106 returns all 1s for read
operations and no update for write operations.
3. The MPC106 forwards 60x transactions in this range to the PCI memory space with the 8
most-significant bits cleared (that is, AD[31–0] = 0x00 || A[8–31]).
4. Processor addresses are translated to PCI addresses as follows:
In contiguous mode:
PCI address (AD[31–0]) = 0x00 || A[8–31]. Note that in contiguous mode, the processor
range FE010000–FE7FFFFF is reserved.
In discontiguous mode:
PCI address (AD[31–0]) = 0x0000 || A[9–19] || A[27–31].
5. The MPC106 forwards 60x transactions in this range to the PCI I/O space with the 8 most-significant bits
cleared (that is, AD[31–0] = 0x00 || A[8–31]).
6. Each word in this address range is aliased to the PCI CONFIG_ADDR register. See Section 7.4.5.2,
“Accessing the PCI Configuration Space,” for more information.
7. Each word in this address range is aliased to the PCI CONFIG_DATA register. See Section 7.4.5.2,
“Accessing the PCI Configuration Space,” for more information.
8. Reads from this address generate PCI interrupt-acknowledge cycles; writes to this address generate
TEA (if enabled).
9. The ROM/Flash space may be located on the 60x/memory bus, on the PCI bus, or on both. See
Section 6.5, “ROM/Flash Interface Operation,” for more information.
10.If ESCR1[FD_ALIAS_EN] = 1, the MPC106 forwards PCI memory transactions in this range to system
memory with the 8 most-significant bits cleared (that is, 0x00 || AD[23–0]).
FF800000
FFFFFFFF
4G – 8M
4G – 1
FF800000–FFFFFFFF
8- or 64-bit system ROM
space
Table 3-6. Address Map B—PCI I/O Master View
PCI I/O Transaction Address Range
60x Address Range
Definition
Hex
Decimal
00000000
0000FFFF
0
64K – 1
No system memory cycle
PCI/ISA I/O space
00010000
007FFFFF
64K
8M – 1
No system memory cycle
Reserved
00800000
00BFFFFF
8M
12M – 1
No system memory cycle
PCI I/O space
00C00000
FFFFFFFF
12M
4G – 1
No system memory cycle
Reserved
Table 3-5. Address Map B—PCI Memory Master View (Continued)
PCI Memory Transaction Address Range
60x Address Range
Definition
Hex
Decimal
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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