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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 395/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Index
Index-9
INDEX
overview,
3-26
–
3-28
PM bit,
A-1
PMCR1
bit settings,
3-26
PM bit,
3-27
PMCR2 bit settings,
3-28
power management support,
A-6
power modes,
A-1
refresh and power saving modes,
6-28
power mode transition,
A-1
processor bus request monitoring,
A-7
QREQ signal,
A-1
SDRAM power saving modes,
6-58
signals,
2-40
sleep mode,
3-26
,
6-28
,
7-23
,
A-4
suspend mode,
2-31
,
6-29
,
A-5
systems using 601,
3-27
,
A-2
systems using 603,
3-53
,
A-2
systems using 604,
3-27
,
A-2
Power mode transition with the PICR1, PROC_TYPE
bit,
A-1
Power-on initialization
power-on reset (POR),
3-36
,
6-9
,
9-3
SDRAM power-on initialization
overview,
6-45
programmable parameters,
6-45
setting up MICR parameters,
6-10
PowerPC
common hardware reference platform (CHRP),
1-
1
,
3-1
PowerPC 601 microprocessor,
3-27
,
A-2
PowerPC 603 microprocessor,
3-53
,
A-2
PowerPC 604 microprocessor
fast L2 mode,
5-1
power management,
3-27
,
A-2
PowerPC Reference Platform Specification
,
3-1
programming the MPC106,
3-1
PPEN (parity path read enable) signal,
2-30
,
6-6
Precharge-all-banks command, SDRAM,
6-46
Precharge-bank command, SDRAM,
6-46
Processor interface,
see
60x processor interface
Programming the MPC106,
3-1
Q
QACK (quiesce acknowledge) signal,
2-41
,
3-27
,
A-1
QREQ (quiesce request) signal,
2-41
,
3-27
,
A-1
R
RAM access time,
3-45
RAS
n
(row address strobe) signals,
2-31
,
6-7
,
6-29
RCS0 (ROM location configuration) signal,
2-44
,
6-
63
RCS
n
(ROM bank select) signals,
2-31
Read-with-autoprecharge command, SDRAM,
6-46
Real-time clock signal,
2-31
,
6-29
,
A-5
Refresh
DRAM/EDO refresh,
6-26
power management, refresh operations,
6-28
,
6-
58
,
A-7
SDRAM refresh
command,
6-47
overview,
6-56
timing diagram,
6-58
Registers
60x bus error status registers,
3-29
,
3-34
,
3-41
,
9-6
60x/PCI error address register,
3-36
,
9-6
alternate OS-visible parameters registers,
3-63
clearing
bits,
3-24
configuration registers,
3-15
ECC single-bit error registers,
3-29
,
9-7
error detection registers,
3-32
,
9-6
error enabling registers,
3-30
,
9-6
error handling registers,
3-29
,
7-25
,
9-3
–
9-4
error status registers,
3-34
,
7-25
ESCRs
(emulation
registers,
3-1
,
3-64
external configuration registers,
3-67
JTAG
boundary-scan registers,
C-2
bypass register,
C-2
instruction register,
C-3
status register,
C-3
MCCR
n
(memory
registers,
3-42
–
3-49
memory bank enable register,
3-40
,
6-10
memory boundary registers,
3-36
–
3-40
,
6-10
memory page mode register,
3-41
MICR
n
(memory
registers,
3-36
optional
register, BIST control,
3-22
PCI command register,
3-23
,
7-16
PCI registers,
3-22
PCI status register,
3-24
,
7-16
PICR
n
(processor
registers,
3-51
,
4-5
power management registers,
3-26
–
3-28
setting
bits,
3-24
REQ (PCI bus request) signal,
2-37
,
7-3
Reservation
set, lwarx/stwcx.,
4-11
ROM/Flash interface
cacheability restrictions,
6-63
description,
6-60
Flash interface
1-Mbyte Flash system,
6-62
interface timing,
6-65
memory write timing,
6-68
parity/ECC signals,
6-6
single-byte read timing,
6-66
support
configuration)
control
configuration)
interface
configuration)
interface
configuration)
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PDF描述 |
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