參數(shù)資料
型號(hào)： MPC106
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 162/398頁(yè)
文件大?。?/td> 1112K
代理商： MPC106
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MOTOROLA
Chapter 4. Processor Bus Interface
4-9
60x processor transaction hits in an internal buffer and is also claimed by an
externally-controlled L2 cache, the MPC106 does not assert ARTRY. However, if a 60x
processor transaction hits in an internal buffer but is not claimed by an externally-controlled
L2 cache, the MPC106 does assert ARTRY.
Figure 4-5 shows a series of address transfers to illustrate the transfer protocol when the
MPC106 is configured with two processors. Initially processor 0 is parked on the bus with
address bus grant asserted, which allows it to initiate an address bus tenure (by asserting
TS) without first having asserted address bus request. During the same clock cycle, the
MPC106’s internal bus request is asserted to request access to the 60x bus, thereby causing
the negation of BG0. Following processor 0’s address tenure, the MPC106 takes the bus and
initiates its address transaction. At the completion of the MPC106’s address transaction,
both BR0 and BR1 are asserted. Because processor 0 was the last processor to have
mastership of the bus, the MPC106’s arbiter grants mastership to processor 1.
Figure 4-5. Address Bus Arbitration with Dual Processors
The MPC106 supports one level of address pipelining by asserting the AACK signal to the
current bus master when its data tenure starts and by granting the address bus to the next
requesting master before the current data bus tenure has completed. Address pipelining
allows a new set of address and control signals to be decoded by the memory control
hardware while the current data transaction finishes, thus improving data throughput. In
cycles controlled by the MPC106, the MPC106 never asserts AACK prior to the assertion
of the corresponding data bus grant unless the cycle is aborted by the early assertion of
ARTRY. In bus transactions initiated by an external L2 cache controller, AACK may be
asserted before the assertion of data bus grant for the transaction.
60x Bus Clock
BR0
BG0
BR1
BG1
BR (Internal)
BG (Internal)
TS
60x Address
AACK
ARTRY
60x 0 Cycle
MPC106 Cycle
60x 1 Cycle
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PDF描述
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