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參數(shù)資料
| 型號(hào)： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 6/398頁(yè) |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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iv
MPC106 PCIB/MC User’s Manual
MOTOROLA
CONTENTS
Paragraph
Number
Title
Page
Number
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2.2.2.3.1
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2.2.3
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2.2.3.1.4
2.2.3.1.5
2.2.3.1.6
2.2.3.1.7
Address Acknowledge (AACK)—Output...............................................2-9
Address Acknowledge (AACK)—Input................................................2-10
Address Retry (ARTRY)...........................................................................2-10
Address Retry (ARTRY)—Output........................................................2-10
Address Retry (ARTRY)—Input...........................................................2-10
Bus Grant 0 (BG0)—Output......................................................................2-11
Bus Request 0 (BR0)—Input.....................................................................2-11
Caching-Inhibited (CI)—Input/Output......................................................2-12
Data Bus Grant 0 (DBG0)—Output..........................................................2-12
Data Bus Grant Local Bus Slave (DBGLB)—Output...............................2-12
Data Bus (DH[0–31], DL[0–31]) ..............................................................2-13
Data Bus (DH[0–31], DL[0–31])—Output...........................................2-13
Data Bus (DH[0–31], DL[0–31])—Input..............................................2-14
Global (GBL)—Input/Output....................................................................2-14
Local Bus Slave Claim (LBCLAIM)—Input............................................2-14
Machine Check (MCP)—Output...............................................................2-14
Transfer Acknowledge (TA)......................................................................2-15
Transfer Acknowledge (TA)—Output ..................................................2-15
Transfer Acknowledge (TA)—Input.....................................................2-15
Transfer Burst (TBST)...............................................................................2-16
Transfer Burst (TBST)—Output............................................................2-16
Transfer Burst (TBST)—Input..............................................................2-16
Transfer Error Acknowledge (TEA)—Output...........................................2-16
Transfer Start (TS).....................................................................................2-17
Transfer Start (TS)—Output..................................................................2-17
Transfer Start (TS)—Input ....................................................................2-17
Transfer Size (TSIZ[0–2]).........................................................................2-17
Transfer Size (TSIZ[0–2])—Output......................................................2-17
Transfer Size (TSIZ[0–2])—Input.........................................................2-18
Transfer Type (TT[0–4]) ...........................................................................2-18
Transfer Type (TT[0–4])—Output........................................................2-18
Transfer Type (TT[0–4])—Input...........................................................2-18
Write-Through (WT)—Input/Output.........................................................2-18
Extended Address Transfer Start (XATS)—Input ....................................2-19
L2 Cache/Multiple Processor Interface Signals.............................................2-19
Internal L2 Controller Signals...................................................................2-19
Address Strobe (ADS)—Output............................................................2-20
Burst Address 0 (BA0)—Output...........................................................2-20
Burst Address 1 (BA1)—Output...........................................................2-20
Bus Address Advance (BAA)—Output.................................................2-20
Data Address Latch Enable (DALE)—Output......................................2-21
Data RAM Chip Select (DCS)—Output ...............................................2-21
Dirty In (DIRTY_IN)—Input................................................................2-21
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