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參數(shù)資料
| 型號(hào)： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 131/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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3-48
MPC106 PCIB/MC User's Manual
MOTOROLA
14–12
CAS
5
000
CAS assertion interval for page mode access. For DRAM/EDO
only. These bits control the number of clock cycles CAS is held
asserted during page mode accesses. The value for CAS
depends on the specific DRAMs used and the 60x bus frequency.
Note that when ECC is enabled, CAS
+ CP
must equal four clock
cycles. See Section 6.3.4, “DRAM/EDO Interface Timing,” for more
information.
001
1 clock
010
2 clocks
011
3 clocks
...
...
111
7 clocks
000
8 clocks
11–9
CP
4
000
CAS precharge interval. For DRAM/EDO only. These bits control
the number of clock cycles that CAS must be held negated in page
mode (to allow for column precharge) before the next assertion of
CAS. Note that when ECC is enabled, CAS
+ CP
must equal four
clock cycles. See Section 6.3.4, “DRAM/EDO Interface Timing,” for
more information.
001
1 clock
010
2 clocks
011
3 clocks
...
...
111
7 clocks
000
8 clocks
8–6
CAS
3
000
CAS assertion interval for the first access. For DRAM/EDO only.
These bits control the number of clock cycles CAS is held asserted
during a single beat or during the first access in a burst. The value
for CAS
depends on the specific DRAMs used and the 60x bus
frequency. See Section 6.3.4, “DRAM/EDO Interface Timing,” for
more information.
001
1 clock
010
2 clocks
011
3 clocks
...
...
111
7 clocks
000
8 clocks
5–3
RCD
2
000
RAS to CAS delay interval. For DRAM/EDO only. These bits
control the number of clock cycles between the assertion of RAS
and the first assertion of CAS. The value for RCD
2
depends on the
specific DRAMs used and the 60x bus frequency. However, RCD
2
must be at least two clock cycles. See Section 6.3.4, “DRAM/EDO
Interface Timing,” for more information.
001
Reserved
010
2 clocks
011
3 clocks
...
...
111
7 clocks
000
8 clocks
Table 3-33. Bit Settings for MCCR3—0xF8 (Continued)
Bit
Name
Reset
Value
Description
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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