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參數(shù)資料
| 型號： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 325/398頁 |
| 文件大小： | 1112K |
| 代理商： | MPC106 |
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MOTOROLA
Chapter 8. Internal Control
8-3
In the case of a snoop for a PCI read from system memory that causes an L1 or external L2
copy-back, the copy-back data is simultaneously latched in the copy-back buffer and the
PCI-read-from-system-memory buffer (PCMRB). Once the L1 or external L2 copy-back is
complete, the data is forwarded to the PCI agent from the PCMRB. The MPC106 flushes
the data in the copy-back buffer to system memory at the earliest available opportunity.
L2 cast-outs are caused by a 60x processor transaction that misses in the L2 cache, and the
cache line in the L2 that will be replaced currently holds modified data. The MPC106
latches the modified data from the L2 to minimize the latency of the original 60x processor/
system memory transaction. The MPC106 flushes the data in the copy-back buffer to
system memory at the earliest available opportunity. Note that the copy-back buffer is also
used for L2 cache flush operations.
For processor burst writes to memory with ECC enabled, the MPC106 uses the copy-back
buffer as a temporary holding area while it generates the appropriate ECC codes to send to
memory.
Once the copy-back buffer has been filled, the data remains in the buffer until the system
memory bus is available to flush the copy-back buffer contents to system memory. During
the time that modified data waits in the copy-back buffer, all transactions to system memory
space are snooped against the copy-back buffer. If a 60x processor burst write to system
memory hits in the copy-back buffer, the copy-back buffer is invalidated. Also, since the L1
cache in the 60x processor can contain a more recently modified version of a cache line than
that in the copy-back buffer, all PCI-initiated transactions that hit in the copy-back buffer
cause a snoop broadcast on the 60x processor bus (provided snooping is enabled).
8.1.2 60x Processor/PCI Buffers
There are three data buffers for processor accesses to PCI—one 32-byte processor-to-PCI-
read buffer (PRPRB) for processor reads from PCI, and two 16-byte processor-to-PCI-
write buffers (PRPWBs) for processor writes to PCI. Figure 8-3 shows the address and data
buffers between the 60x processor bus and the PCI bus.
Figure 8-3. 60x Processor/PCI Buffers
PCI Address/Data
Processor/Memory Data
Processor Address/Control
Processor/PCI
Write Buffers
(PRPWBs)
Read Buffer
(PRPRB)
A0 D0 D1
A1 D2 D3
A D0 D1 D2 D3
Processor/PCI
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC107 | 32-Bit Microprocessor(32位微處理器) |
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參數(shù)描述 |
|---|---|
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| MPC106ARX66CG | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述: |
| MPC106ARX66DE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66DG | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
| MPC106ARX66TE | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:PCI Bridge/Memory Controller |
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