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參數(shù)資料
| 型號(hào)： | MPC106 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 186/398頁 |
| 文件大?。?/td> | 1112K |
| 代理商： | MPC106 |
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5-10
MPC106 PCIB/MC User's Manual
MOTOROLA
512 Kbytes, an 8-bit tag RAM (plus the TV bit) can be used by masking off the five high-
order address bits to provide a cacheable space of 128 Mbytes. See Section 3.2.7,
“Processor Interface Configuration Registers,” for additional information about tag
configuration.
5.2.2 L2 Cache Line Status
The high-order address bits, TV, and DIRTY_OUT signals are used to update the tag RAM
and dirty RAM with new line status. The tag RAM and dirty RAM are updated at the
assertion of TWE.
The RESET signal to the tag RAM should initialize the L2 line status to the invalid and
unmodified state. If hardware initialization is not available, software can perform tag
initialization using the invalidate mode function prior to enabling the L2 interface. When
invalidate mode is enabled, any 60x transaction causes the L2 controller to invalidate the
tag entry indexed by the 60x address. Note that invalidate occurs regardless of the state of
the CF_L2_MP and CF_L2_EN parameters, as well as the state of the HIT and DIRTY_IN
signals. However, the L2 cache interface parameters, CF_L2_SIZE, CF_HIT_HIGH,
CF_MOD_HIGH, CF_L2_HIT_DELAY, and CF_HOLD, must be programmed for proper
tag write timings and proper valid and dirty bit polarity before using the invalidate mode.
5.2.3 L2 Cache Tag Lookup
When both the TWE and TOE signals are negated, the tag RAM is in tag lookup mode.
During 60x bus operations, L1 copy-back operations, and MPC106-initiated snoop
operations, the MPC106 uses the status of the HIT and DIRTY_IN signals to determine the
current L2 line status and responds accordingly. The polarity of the HIT and DIRTY_IN
signals is programmable.
The TV signal can be used with tag RAMs with separate I/O valid bits or one bidirectional
valid bit. Note that the TV signal is either released to a high-impedance state or always
driven during tag read operations depending on the parameters CF_HOLD and
CF_FAST_CASTOUT in PICR2. For tag RAMs with separate I/O valid bits, the TV signal
from the MPC106 is connected to the valid input of the tag RAM. The MPC106 does not
sample the TV signal as an input, so the valid output of the tag RAM can be left
unconnected. The TV signal is always asserted during the tag lookup, allowing the
MPC106 to work with tag RAMs that use the TV signal input for the lookup comparison.
Table 5-1. 60x to Tag and Data RAM Addressing for 4-Gbyte Cacheable
Address Space
Cache Size
Tag Address
Tag Data
Data RAM Address
256 Kbytes
A[14–26] (13 bits)
A[0–13] (14 bits)
A[14–28] (15 bits)
512 Kbytes
A[13–26] (14 bits)
A[0–12] (13 bits)
A[13–28] (16 bits)
1 Mbyte
A[12–26] (15 bits)
A[0–11] (12 bits)
A[12–28] (17 bits)
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PDF描述 |
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